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AD I新一代高速互连串行总线及 其目标应用 ADI公司高级应用工程师HermanEiliya 互连设计师正从同步并行总线转移 对点高速串行链接(带嵌入式时钟和数 缺陷。增加总线带宽限制了总线最大可 到点对点高速串行链接(带嵌入式时钟和 据)。这种转移使很多通信系统设计人员 用的频率，因为同一总线上的信号之间 数据)。这种转移使很多通信系统设计人 想知道在串行和并行互连之间作出选择 存在偏斜。总线更宽意味着器件上要有 员想知道在串行和并行互连之间进行选 时如何折衷考虑，并想知道并行总线最 更多的引脚，电路板上有更多的走线， 择时如何折衷考虑。本文通过详细分析 终是否会过时。这些问题的答案可从详 连接器上有更多的引脚，所有这些都转 新一代高速互连串行总线和其目标应用 细分析新一代高速互连串行总线和其目 化为更高的成本。 给出了答案。 标应用中找到。 提高多支路式总线频率则限制了能 尽管串行I／0似乎能解决高速设计面 在一个单一分段上所连接器件的数量。 对的互连难题，但并行接口仍然有它的 并行方法 为解决这个问题，设计人员通常用桥路 位置。 一个并行总线会被多路复用或解复 来把一个大的分段分解成多个更小的分 尽管更高的集成度解决了器件功能 用，并有—个点对点或多支路式架构。尽 段。尽管桥路有助于提高信号完整性， 和成本问题，但同时将设计瓶颈转向了 管多路复用的总线具有对每个器件引脚和 但它们迫使设计人员采用更多的电路， 互连。这时，架构设计师期望在一个能 走线的要求更少的优势，但一个解复用的 直接增加了成本。表1给出了一些多支路 提高整个系统级性能和提供更大伸缩性 总线还是具有更高的性能和吞吐量。 式总线及其应用的例子。 的补充架构里链接多数器件。 一个多支路并行总线是两个或两 随着多支路式并行架构中总线频率 个以上器件之间共享的总线，一个例 为实现这个目标，系统总线的效率 和宽度的增加，诸如扇出和电容负载的 必须提高到可进行更多的交易处理和增 子就是PC主板或嵌入 式微处理器应用中的 加带宽。很多方法已被用于达到这个目 标，先是从多支路转向点到点的总线架 SDRAM接口总线。 PCI总线是一种用途 构，使系统设计人员能实现更宽和更快 的总线。此外，诸如流水线和突发处理 广泛的多支路式架构 等技术可通过从异步到同步并行总线的 (见图1)。有了这个方 法，设计人员就能通 转变而实现。它们也使设计人员可实现 更快和更宽的总线。 过加宽总线、提高时 钟频率和流水线式处 不过，加宽总线、提高总线频率和 使总线与外接时钟同步却会引入一些新 理来满足对更高带宽 的需求。但是，这些 挑战。这些技术加上物理上的限制，迫 使互连设计师从同步并行总线转移到点 解决方案每个都有其 图1PcI总线是一种用途广泛的多支路式架构 万方数据 问题使点对点并行总线显得更加适用。 的功耗；困难的电路板布线；更多的电 法，其中每个脉冲对应的是有2个或2个 点对点并行总线通常是一个源同步总 路板层数和同一端口走线之间的偏斜失 以上比特的符号。 线，由数据信号、时钟和几个控制信号 配。此外，在并行总线下大量单端信号 每种信令方法各有利弊。多层信令 组成。数据信号与源生成时钟同步。随 摆动会产生噪声和EMI问题。 的主要优势是能在更低频下运行一个链 着数据总线频率与宽度的增加，电路板 路，同时可运载与二进