基于FPGA的10M100M以太网控制器的设计.PDFVIP

第 39 卷 　专辑 太 原 理 工 大 学 学 报 Vol . 39 Sp ec . Issue 2008 年 5 月 　　 　 J OU RN AL O F TA IYU AN UN IV ER SIT Y O F T EC HN OL O GY 　 　 May 2008 　　文章编号 (2008) S1002703 基于 F P GA 的 10M / 100M 以太网控制器的设计 程 　鹏 ,张 　刚 (太原理工大学 信息工程学院 ,山西 太原 030024) 摘 　要 :介绍了一种 10M/ 100M 以太网控制器的实现方法 ,该控制器以 F IFO 作为帧缓存 ,通 过程序设计实现 10M/ 100M 自适应 ,设计中采用 W S 接口,提高了设计的灵活行 ,可以实现与其他 SOC 的互连[ 1] ,该设计采用 Verilo g HDL 硬件描述语言编程 ,基于 ISE 开发环境 ,在 Xilinx 公司的 Sp art an Ⅲ系列 F P GA XC3 S10004F T256C 上实现 。 关键词 : 以太网 MA C ; 10M/ 100M ; F P GA ;V erilo g HDL 中图分类号 : TN 47 　　　文献标识码 :A 　　随着微电子技术及其制造工艺的发展 ,可编程 逻辑器件的逻辑门密度越来越高 ,具有百万逻辑门 的 F P GA 器件已经出现 , 由于 F P GA 器件的并行处 理能力及其可重复编程的灵活性 ,应用越来越广泛 。 随着微处理器 、专用逻辑器件 、以及 D SP 算法以 IP Core 核的形式嵌入到 F P GA 中 ,F P GA 可实现的功 能越来越强[2 ] ,F P GA 在现代电子系统设计中发挥 图 1 　MA C 控制器的结构框图 着越来越重要的作用 。本文设计的以太网控制器就 开始数据帧发送的输入信号 Tx St art Fr m 以及结束 是基于 F P GA 实现的。 数据帧发送的信号 Tx En dFr m 。 该模块包含发送计数器模块 、CRC 校验模块 、 1 　设计实现的总体 目标 发送的各个状态模块和随机数生成模块 。计数器模 设计实现的 目标如下 : MA C 发送帧到 P H Y ; 块主要记录发送数据的字节数 ,重发次数的计数 , MA C 接收帧到主机 ; CSMA/ CD 访 问机制 ; MA C IP G 时间的计数 ,延迟时间计数等 。CRC 校验模块 层和 P H Y 之间的接口设计 ;执行 IEEE802 . 3 全/ 半 产生 32bit CRC 校验码写在数据域之后 。随机数生 双工流程控制 ;支持单播/ 多播/ 混合模式 ; 自动执行 成模块当碰到冲突发生后 ,数据要需重新发送 ,但重 ( ) CRC 效验和填充 PAD 。 新发送之前需要一个随机时间的等待 。 发送状态机的功能是控制整个数据发送过程 , 2 　以太网 MA C 层的 F P GA 实现 由有限状态机实现 ,状态机的状态及其相互转换根 整个 MAC 控制器分为 7 个功能相对独立的模 据 MA C 发送数据的过程设计 。状态机共设计了 10 块[3 ] :发送模块、接收模块、流量控制模块 、状态模块 、 个状态 ,分别是 t x_idle 、