实验5利用条件语句实现计数分频时序电路.docxVIP

电子信息工程学系实验报告成绩：课程名称：EDA技术与实验 指导教师（签名）：实验项目名称：利用条件语句实现计数分频时序电路 实验时间：2012.10.21班级：通信 姓名： 学号：010705 实验目的:掌握条件语句在简单时序模块设计中的使用。学习在Verilog模块中应用计算器。实验内容:学习Verilog HDL设计课件。学习测试模块的编写，运行模块调用的例子并进行仿真。实验步骤：在教师的指导下，学习Verilog HDL课件。由教师演示max+plusⅡ课件的文本设计流程。参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。实验过程：BCD编码—七段数码显示译码器1、新建文本：选择菜单File下的New，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。2、在文本编辑窗口，输入Verilog语言，代码如下：3、将文件命名为“serial1”保存v文件。4、打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错。5、建立波形编辑文件：在MAX—plusⅡ菜单内选择Waveform Editor File项。6、仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。7、输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为serial1.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面如下图），即完成文本的波形仿真。用for语句实现两个8位数相乘过程如同“BCD编码—七段数码显示译码器”，输入代码如下图：用repeat语句实现8位二进制数的相乘过程如同“BCD编码—七段数码显示译码器”，输入代码如下图：用while语句实现循环过程如同“BCD编码—七段数码显示译码器”，输入代码如下图：五、将10M的时钟分频为500M的时钟过程如同“BCD编码—七段数码显示译码器”，输入代码如下图：实验结果及分析：一、BCD编码—七段数码显示译码器仿真结果，如下图：二、用for语句实现两个8位数相乘仿真结果，如下图：三、用repeat语句实现8位二进制数的相乘实验结果：该软件与repeat语句不可综合。四、用while语句实现循环结果，如下图：该软件与while语句不可综合。五、将10M的时钟分频为500M的时钟仿真结果，如下图：实验心得：通过本次实验学会条件case、for、repeat、while的使用和时钟分频的转变，对于max+plus2有了更深入的了解。