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实验一 脉冲分频选择电路 一、设计要求 1、设计要求 （1）设计一个8级倍率为10的分频电路。输入频率为10MHz，输出频率分别为1Hz、10Hz、100Hz、1kHz、10kHz、100kHz、1MHz、10MHz的八组占空比为50%的脉冲信号。 （2）设计一个8输入、8输出的信号选择分配电路。通过三个按键编码选择8组不同频率的脉冲信号（输入）并分配给指定的8个发光二极管（输出）。 2、设计框图 图 1 脉冲分频选择电路框图 输入信号：10MHz时钟信号OSC； 三位选择键A、B、C，可用按键SWi设定； 输出信号：8个LED发光二极管，由实验装置上的L27~L34提供。发光二极管L27~L34的共阴极端由一个3线-8线译码器74138的输出Y6控制，译码器的3位输入码分别由FPGA的I/O端口DE3、DE2、DE1控制，所以3线-8线译码器的3位输入码DE3、DE2、DE1为“110”时，输出Y6为0，可以点亮发光二极管L27~L34。如图2所示。 图2 LP-2900开发装置FPGA与LED数码显示器的电路连接 二、 设计原理分析 1．脉冲信号分频 m进制计数器的状态循环周期为m个计数时钟周期，所以可实现对时钟频率的m分频。n个m进制计数器串接可实现mn进制计数器，对时钟进行mn分频。本节要求设计输出8级频率差为十倍的分频电路，可采用十进制计数器级联实现。如图3所示。 图3 8级10倍率分频电路 其中十分频电路可采用参数化宏功能或者集成十进制计数器芯片实现。 （1）利用参数化宏功能模块实现占空比为50%的脉冲信号 lpm_counter是参数化的计数器模块，利用该模块可以实现任意进制的计数器（M进制计数器），从而实现任意分频（Ｍ分频）。计数器的进位输出Carry_out端口（Cout）可以用于输出占空比为1/M *100%的脉冲信号，比如10进制计数器，Cout端输出信号的占空比为10%。根据题目要求输出十分频信号的占空比为50%，可将5分频和2分频级联构成一个占空比为50%的分频信号，如图4所示。其中二分频电路可利用参数化计数器也可采用触发器构成（D、JK、T或T′触发器），如图5所示。 图4 占空比为50%的分频电路 图5 触发器构成的二分频电路 （2）利用集成十进制计数器芯片实现占空比为50%的脉冲信号 集成十进制计数器的类型很多，比较常用的有74160、74162、74190、74192和7490等。7490是二—五—十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器，其器件符号如右图所示。图中QA为二进制计数器的输出；QB~QD为五进制计数器输出，位序从高至低依序为D、C、B。CLKA和CLKB分别是两个计数器的脉冲输入端，下降沿触发有效。CLRA和CLRB是两个计数器的复位清零端，同为高电平时有效；SET9A和SET9B分别是两个计数器的置9控制端，当同为高电平时，QD、QC、QB QA被预置为“1001”。 7490片上的两个计数器级联后可实现十进制计数器。当计数脉冲CP控制二进制计数器的时钟CLKA，并以二进制计数器输出QA控制五进制计数器的时钟CLKB，即构成8421BCD码十进制计数器，输出码从高位至低位顺序为QD，QC，QB，QA。在每个计数脉冲的下降沿QA翻转；而在QA的下降沿，五进制计数器加一。每10个计数脉冲QD~QA状态循环变化一周，计数时序波形如图6所示。 图 6 8421BCD码十进制计数波形与连接图 如果计数脉冲CP控制五进制计数器的时钟CLKB，并以五进制计数器的最高位输出QD控制二进制计数器的时钟CLKA，即构成5421BCD码十进制计数器，输出码从高位至低位顺序为QA ，QD，QC，QB。在每个计数脉冲的下降沿五进制计数器加一；而每个QD的下降沿QA翻转。每10个计数脉冲周期计数器输出状态循环一周，计数时序波形如图6（b）所示。 图7 5421BCD码十进制计数波形与连接图 显然，两种连接方式的计数器最高位输出信号频率都为计数脉冲频率的1/10，但前者分频信号QD的占空比为20%（8个CP周期为低电平、2个为高电平）、后者分频信号QA的占空比为50%（5个CP周期为低电平、5个为高电平）。 2．脉冲信号选择 脉冲信号选择可以采用数据选择器实现，数据选择器是多输入、单输出的逻辑器件，由n位地址码控制从2n个数据输入中选择一个输出。若n = 2，则有2位地址选择信号B、A，可从4个数据输入信号D3~D0中选择一个输出至Y，称为四选一数据选择器。其功能类似于由B、A控制的单刀四掷数字开关。如图所示。本设计可采用参数化多路复用器lpm_mux实现该功能或八选一数据选择器集成芯片74151。 3．脉冲信号分配 脉冲信号分配可以采用数据分配器或二进制译码器实现。