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FPGA的数码管显示（Verilog） 按键与数码管显示 module key_led(clk_50M,key,duan_ma,wei_ma); input clk_50M; input [3:0] key; //key为输入的键码的值 output [3:0] wei_ma; output [7:0] duan_ma; wire [3:0] key; reg [7:0] duan_ma; reg [3:0] wei_ma; reg [3:0] key_temp; //设置了一个寄存器 always @ (posedge clk_50M ) begin key_temp=key; //把键码的值赋给寄存器 case ( key_temp ) 4b0111:duan_ma=8b1100_0000; //段码，按键后，数码管显示0 4b1011:duan_ma=8b1001_0000; //段码，数码管显示9 4b1101:duan_ma=8b1000_0010; //段码，数码管显示6 4b1110:duan_ma=8b1011_0000; //段码，数码管显示3 endcase end always @ ( posedge clk_50M ) begin case( key_temp ) 4b0111:wei_ma=4b0111; //位选信号 4b1011:wei_ma=4b1011; 4b1101:wei_ma=4b1101; 4b1110:wei_ma=4b1110; endcase end endmodule 数码管静态显示0-7 module led_0_7 (clk,rst,dataout,en); input clk,rst; output[7:0] dataout; //数码管的段码输出 output[7:0] en; //数码管的位选使能输出 reg[7:0] dataout; //各段数据输出 reg[7:0] en; reg[15:0] cnt_scan;//扫描频率计数器 reg[4:0] dataout_buf; always@(posedge clk or negedge rst) begin if(!rst) begin cnt_scan=0; end else begin cnt_scan=cnt_scan+1; end end always @(cnt_scan) begin case(cnt_scan[15:13]) 3b000 : en = 8b1111_1110; 3b001 : en = 8b1111_1101; 3b010 : en = 8b1111_1011; 3b011 : en = 8b1111_0111; 3b100 : en = 8b1110_1111; 3b101 : en = 8b1101_1111; 3b110 : en = 8b1011_1111; 3b111 : en = 8b0111_1111; default : en = 8b1111_1110; endcase end always@(en) //对应COM信号给出各段数据 begin case(en) 8b1111_1110: dataout_buf=0; 8b1111_1101: dataout_buf=1; 8b1111_1011: dataout_buf=2; 8b1111_0111: dataout_buf=3; 8b1110_1111: dataout_buf=4; 8b1101_1111: dataout_buf=5; 8b1011_1111: dataout_buf=6; 8b0111_1111: dataout_buf=7; default: dataout_buf=8; endcase end always@(dataout_buf) begin case(dataout_buf) 4b0000: dataout=8b1100_0000; 4b0001: dataout=8b1111_1001; 4b0010: dataout=8b1010_0