第11章编写和验证简单的存组合逻辑模块物理学院电子信息专业.pptVIP

编写和验证简单的纯组合逻辑模块;概述;加法器;逻辑公式;加法器;2、并行进位加法器（超前进位加法器）;超前进位4位加法器;超前进位十六位加法器 ;加法器代码;4位超前进位加法器;信号解释;pp表示本级模块的进位否决信号，如果pp为0就否决调前一级模块的进位输入。 gg表示本级模块进位产生信号，如果gg为1就表示一定会向后一级模块产生进位输出。 这两个信号pp和gg都是用于超前进位模块之间的连接，如4个4位超前进位加法器模块再使用超前进位逻辑进行连接构成16位超前进位加法器。pp = p[3] p[2] p[1] p[0] 当a+b=1111时，此时前一级模块的进位输入不能被否决。 gg = g[3]|(p[3](g[2]|p[2](g[1]|p[1] g[0])))这一句可以这样理解，它是嵌套了几层的：1.??如果g[3]=1，即最高位要产生进位位，则表示本模块一定会向后一级模块产生进位输出，于是gg=1。2.??如果g[3]=0，但是p[3]=1（表示不能否决掉前一级的进位），而且前一级又有进位输入时，gg=1。3.??以下层次的关系依此类推。;总结;乘法器 ;例：两个四位二进制数X和Y相乘 ;逐位进位并行乘法器;乘法单元（MU） ;进位节省乘法器 ;乘法器代码;移位累加乘法器;比较器;逻辑表达式;比较器代码;多路器;4选1选择器真值表;选择器代码;always @ (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8) begin if (!ncs) case(addr) 3’b000: Mout = in1; 3’b001: Mout = in2; 3’b010: Mout = in3; 3’b011: Mout = in4; 3’b100: Mout = in5; 3’b101: Mout = in6; 3’b110: Mout = in7; 3’b111: Mout = in8; endcase else Mout = 0; end endmodule;总线和总线操作 ;流水线 ;流水线设计的概念 所谓流水线设计实际上就是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组暂存中间数据。K级的流水线就是从组合逻辑的输入到输出恰好有K个寄存器组（分为K级，每一级都有一个寄存器组）上一级的输出是下一级的输入而又无反馈的电路。 首次延迟：就是将（从输入到输出）最长的路径进行初始化所需要的时间总量被称为采用流水线设计的首次延迟（latency) 吞吐延迟：则是执行一次重复性操作所需要的时间总量;常用流水线设计时序图;组合逻辑设计转化为流水线设计 ;流水线设计的优势;n位全加器的方程式;n 位纯组合逻辑全加器; n位流水线全加器 ;流水线加法器与组合逻辑加法器的比较;非流水线4位(4bit)加法器;流水线4位(4bit)加法器;always@(posedge clk) begin tempa=a; //输入数据缓存 tempb=b; tempci=cin; end always@(posedge clk) begin {firstco,firstsum}=tempa[1:0]+tempb[1:0]+tempci; //第一级加（低2位） firsta=tempa[3:2]; //未参加计算的数据缓存 firstb=tempb[3:2]; end always@(posedge clk) begin {cout,sum}={firsta[2:0]+firstb[2:0]+firstco,firstsum}; //第二级加（高2位） end endmodule;RTL视图;顶层测试模块代码;initial // Clock process for clk begin #OFFSET; forever begin clk = 1b0; #(PERIOD-(PERIOD*DUTY_CYCLE)) clk = 1b1; #(PERIOD*DUTY_CYCLE); end end