The 65nm tunneling field effect transistor (TFET) 068μm2 6T memory cell and multi-Vth device.docxVIP

65nm隧道场效应晶体管(TFET)用于0.68 6T存储单元和多阈值电压器件摘要：隧道场效应晶体管(TFET)的制作是通过标准的65nm CMOS工艺流程。这个短窄的TFET提供了一个550的电流(与参考MOSFET器件相对比)。由于TFET的有效区域是衬底和势阱的连接整合，这与相应的MOSFET相比要小的多，因此，在SOI上的设计就要减少至少5%。通过降低短沟道效应和减少电流泄漏，量子机制的TFET将会为CMOS技术开拓新的纪元。提出了一个多阈值的TFET，并且它不需要额外的注入步骤。使用TFETs和MOSFETs制作的0.68的6T 存储单元显示出MOSFET和TFET之间的兼容性并且存储阵列的面积减少了大约3%。通常，TFET的应用有两种预见可能性。第一，TFET作为附加组件用于标准的器件上，并且不需要改动工艺流程，这个可能是由于用标准的MOSFET工艺流程制作TFET的竞争性能。第二，TFET可以代替MOSFET，这就可能导致TFET器件优化的更大的自由度。TFET不同于MOSTFET之处在于源区的掺杂不同，例如，n沟道的TFET是P+掺杂，p沟道的TFET是n+掺杂。图1给出的是n沟道的TFET的横截面图。在关状态时，TFET的工作状态就相当于一个在源极和漏极之间低漏电的反向偏压二极管。通过反向偏压二极管建立的势垒要比MOSFET的势垒大的多。这就可以减少阈值以下的泄漏，甚至可以抑制在MOSFET中短沟道效应时的直接隧穿。图1如果引入栅偏压在沟道上，将会形成一个与源接触的隧穿结。这个Zener结与MOS沟道连接在一起。由于在源极的陡峭的掺杂梯度，隧穿结的性能就会提升。图2给出的是n沟道和p沟道TFET的符号。图2TFET的画出是用标准的MOSFET布局制作的，有效区域(AA),栅区域(PC),衬底/阱连接(BP)。通过交叠BP层和晶体管的有效区域，就得到了p+源极(图3)。图3是用标准设计环境制作的n沟道TFET的布局示意图。TFET的布局与标准的MOSFET器件很相似，这使得集成到标准设计系统非常有效。在文献[5]中，TFET和MOSFET合成的CTMOS电路通过环形振荡器已经证实了它的兼容性。图3我们建议使用BP覆盖来定义多阈值TFETs的阈值(Vth)。这样，设计师除了沟道宽度W和长度L,现在出现了第三个自由度，那就是重叠长度xovl。图4、图5、图6分别给出了n沟道TFET的开电流、阈值电压、关电流对重叠长度xovl的函数()。电源电压VDD=1V。如果BP掩膜向源端漂移，那么ION和IOFF增加，VTH降低。MTCOMS设计可以用来减少静态功耗。图4(开电流对xovl，栅的源极一侧是xovl=-100nm)图5(阈值电压对xovl，栅的源极一侧是xovl=-100nm)图6(关电流对xovl，栅的源极一侧是xovl=-100nm)图7给出了长沟道器件的转移特性(W/L=1μm/200nm)，得到了亚阈值斜率为S=78mV/dec和DIBL(漏致势垒降低效应)仅有15mV。图7图8给出了3种不同的VGS下的输出特性曲线。图8在文献[10]中在65nm CMOS工艺下提出了低功率的6T SRAM单元，如图9所示。图10和图11分别给出了使用TFETs的6T SRAM单元的布局(非按比例)和原理图。图10(由MOSFET 和 TFET组成的0.68的6T存储单元)图11图12给出了大约为Wmin/Lmin和2Wmin/Lmin的匀称的双TFETs的开电流。散射的数据表示传统的CMOS器件，假设1 (ΔVth)=30mV。由于衬底连接集成了TFET，存储单元阵列的面积减少了3%。衬底/阱在整个存储阵列均匀的连接到了供应网络。衬底接触增加了供应网络的电容，这在读写操作期间帮助提高了在强电流峰值下的电力网络的新号完整性。图12图12中可以看出，在65nm工艺下的TFET产生出了范围在500的开电流。这比90nm时提高了5倍的开电流。结论：给出了65nm下的TFET比例。制作这个量子力学器件不需要增加额外的步骤和掩膜。TFET的固有属性使控制器件的特性不需要增加额外的注入步骤。通过调整栅极材料的功函数可以对I/V曲线进行调整，结果是阈值电压也可以被修改。因此，TFET是一个理想的组件来设计模拟电路或数字MTCMOS电路。本文还给出了一个使用TFET器件的6T SRAM单元(0.68)。这个存储单元是由TFET和MOSFET组成的，并且显示出了两种器件特性的兼容性。分析了匀称的TFETs组的匹配特性，表现出与参考MOSFET类似的特性。TFET的特性显著提高是因为与前面的技术节点相比，它具有更高的掺杂梯度。