扩大arm soc的验证覆盖缩短仿真时间 improving verification coverage of arm socs while reducing simulation runtime.pdfVIP

■MentorGraphics公司JimKenney SoC的验证覆盖 扩大ARM 缩短仿真时间 、 验证复杂的SoC设计要耗费极程序代码都可用于验证问题。其 解决验证挑战 大的成本和时间。据证实，验证一 次，因为仿真运行速度加快，因此 目前，电子工程师面I临的验证 个设计所需的时间会随着设计大小 能够执行更多的验证。很多设计者 挑战不断加剧。为了更好地阐明这 的增加而成倍增加。在过去的几年 会选择运行附加测试，而不是运行 些挑战，本文中介绍了一个简单的 中，出现了很多的技术和工具，使 较少的CPU仿真时间。大多数验证实例。该实例是一个在250×250像 验证工程师可以用它们来处理这类 都受到能够用于运行仿真的CPU时素矩阵上显示RGB数值的图形输 问题。但是，这些技术中很多基于 问的限制。 出设备。它包括一个映射到处理器 动态仿真，并依靠电路操作来发现 如果固件用来作为验证的一部 的寄存器接口。相关寄存器有： 设计问题，因此设计者仍面临为设 分，它将对设计起推动作用。这个 “行”一包含待描绘像素行地址信 计创建激励的问题。 激励将是切合实际的，它通过典型 息的一个8位寄存器；“列”一包含 设计者可以使用运行在处理器 的操作使设计得到测试。为设计创 待描绘像素列地址信息的一个8位 上的固件作为验证仿真激励的一部 建激励的挑战之一是如何估算出典 寄存器；“像素”：…．包含待描绘像 分，这也是目前通常采用的方法… 型的设计操作，并将其在测试平台 素RGB值的一个8位寄存器；“大 一使用全功能处理器模型。与在HDL上编码。使用实际的软件可为验证 小”…．包含待描绘像素矩形大小的 中编写激励相比，固件作为激励速 工程师排除这个问题。但是，运行 一个8位寄存器(其中1表示写入单 度更快，并且更容易创建。在一个 作为测试平台的代码不可能提供大 个像素，2表示描绘一个2×2的正 全功能处理器模型上执行代码的缺 量激励，特别是不能覆盖大部分验 方形，以此类推最大值为16)；“状 点是模型运行较慢，因此只有少量 证空间。因此，设计者需要使用其 态”…能够读取和返回设备状态信 软件会使用这个技术执行。很多固 它的技术提供额外激励，以遍历设 息的一个8位寄存器。 件执行由取指令操作和内存读写周 计的所有边界情况。 使用直接测试 期组成，验证价值很低。在逻辑仿 设计者使用传统的直接测试和 验证此样本设备的第一步是测 真器中屏蔽这些低价值操作，而继 其它验证技术能够增加用固件作激 试所有行和列是否正确定址。要测 续执行寄存器和内存映射I／O周期， 励源的情况。内存分区可用于过滤 试所有大小的像素是否能够被写 可以在最低限度减少验证覆盖率的 仿真过程中不必要的总线周期，从 入，还要测试不同颜色值的代表样 同时，显著提高执行速度。 而提高性能。本文将介绍一个设计 点。典型的像素组合也要被测试， 在仿真环境中能够更快速地执 实例，使用作为激励的代码和基于 如从右上方像素立刻变换为左下方 行代码主要有两个好处。首先，快 断言的验证，通过该实例来描述使 像素。使用类似的方法可测试所有 速仿真意味着功能验证仿真可以使 用传统验证技术无法发现的设计错 角对组合。还应该测试各种组合中 用更多的代码。诊断程序、驱动程 误。 有序和无序增减的行地址和列地 序、固件以及某些情况下部分应用 址。所有这些测试可以通过编写和 Electronic World-NikkeiElectronicsChina DesignApplication 万方数据 编译一个运行在全功能处理器模型 软件代码作为激励 应用