北大verilogVHDL PPT内部资料 6-9.ppt

第六章 Verilog的数据类型及逻辑系统;Verilog采用的四值逻辑系统;主要数据类型;net（线网）;net类的类型（线网）;net类的类型（线网）;net类在发生逻辑冲突时的决断;寄存器类 （register);寄存器类的类型;Verilog中net和register声明语法;Verilog中net和register声明语法;选择正确的数据类型;选择数据类型时常犯的错误;选择数据类型时常犯的错误举例;选择数据类型时常犯的错误举例;参数（parameters);参数重载（overriding);参数重载（overriding);寄存器数组(Register Arrays);存储器寻址(Memory addressing);复习(review);第7章 结构描述(structural modeling);术语及定义 (terms and definations);结构描述;结构描述（续）;Verilog基本单元（primitives);基本单元的引脚 (pin)的可扩展性;带条件的基本单元;带条件的基本单元（续）;基本单元实例化;模块实例化(module instantiation);module driver (in, out, en); input [2: 0] in; output [2: 0] out; input en; bufif0 u[2:0] (out, in, en); // array of buffers endmodule;实例数组(Array of Instances)(续);逻辑强度(strength)模型;逻辑强度(strength)模型（续）;信号强度值系统;Verilog多种强度决断;复习;第8章 延时模型;术语及定义;延时模型类型(Delay Modeling Types);块延时(Lumped Delay);分布延时(Distributed Delays);模块路径延时(Module Path Delays);结构描述的零延时反馈(Loop);精确延时控制;精确延时控制（续）;Specify块;模块路径的并行连接和全连接（specify续）;模块路径的并行连接和全连接（specify续）;specify块参数;状态依赖路径延时SDPD;惯性(inertial)和传输(transport)延时模型;路径脉冲控制;路径脉冲控制;Verilog时序检查;Verilog时序检查（续）;Verilog时序检查（续）;时序检查中的通知(notifier)（续）;notifier举例;时序检查 — 条件时序检查;时序检查 — 条件时序检查;SDF(Stand Delay Format)文件;内部连接延时;内部连接延时;IOPATH延时;IOPATH延时;复习;第九章 编译控制的使用;术语及定义;Verilog模型库;元件库建模;元件库建模（续）;Verilog库的使用;库文件扫描;库目录扫描; 编译指导`uselib;编译指导`uselib使用举例;编译指导`uselib;编写与大小无关的源代码;编译指导;编译指导; 定义文本宏; 选择仿真延迟模型; 固有延时和传输延时模型; Verilog-XL路???延时的限制; Verilog-XL可加速的对象; 用Verilog-XL加密源代码; 保护所有Verilog源代码; 保护选择的源描述; 在Verilog-XL中输入(import)VHDL模型; 在Verilog-XL中引入VHDL模型; 使用INCA协同执行Verilog和VHDL; 使用INCA协同执行Verilog和VHDL(续); 小结; 复习