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高速低功耗饱和输出鉴频鉴相器的设计 　　摘 要：文章介绍了一种高速低功耗饱和输出的鉴频鉴相器，该鉴频鉴相器在减小盲区的同时也降低了电路的功耗，而其饱和输出的性质加快了锁相环的锁定时间。电路设计基于SMIC 0.18um的混合信号工艺，后仿真结果表明该电路工作频率达到1.25Ghz，盲区与锁定过程中的功耗分别为文献[7]中设计的60%和80%，锁定时间为传统锁相环的69%。 　　关键词：高速；盲区；功耗；饱和输出；锁相环 　　1 概述 　　在现代通信及数据传输系统中，锁相环被用来提供信号采样以及调制解调的时钟，通常人们希望动态地调整系统的带宽以同时得到快速的锁定速度与小的输出抖动[1]，而分数模式锁相环的出现使得系统工作在更高的参考频率下[2]。传统的D触发器型的鉴频鉴相器（PFD）由于门电路的延时而限制了其工作频率，同时也消耗更多的功耗与面积[3]。动态逻辑结构的PFD结构简单，可大大降低电路的功耗[4]，而近年来饱和输出PFD[5]的提出使得我们可以方便地调整锁相环系统的带宽。 　　本文提出了一种动态逻辑饱和输出PFD，采用的预充电模式提高了其工作的频率，饱和输出能有效提高锁相环的锁定速度，通过改进PFD的结构在减小原设计盲区的同时也降低了功耗。 　　2 传统PFD工作原理分析 　　图1是传统的D触发器PFD的示意图，由两个D触发器，一个与门和一个延迟电路组成。两个D触发器的输入端接到逻辑高电平，两个时钟分别由参考时钟信号与振荡器反馈信号提供。其工作原理为（以REF超前于VCO为例）：初始状态UP与DN均为低，当REF的上升沿到来时，UP输出高电平，VCO上升沿到来时， DN输出高电平，此时与门输出高电平，使触发器的输出复位。 　　在理想的D触发器型的PFD中，如图2所示，输入信号相位差在（-2π，2π）区间内时输出与输入保持线性关系。 　　但实际情况下由于门电路延时的存在，限制了PFD的工作频率。 　　PFD工作频率的上限发生在REF与VCO的相位相差180°的时候[6]，此时信号的时序关系如图3所示。其中t1为D触发器输入到输出的延时，t2为D触发器输出端到复位端的延时，t3为D触发器复位端到输出端的延时，t4为D触发器输出端到复位端的延时。由于信号的频率太高以致上升沿在复位信号有效时出现，PFD将无法正确表示两信号的相位关系。因此，PFD工作的最高频率为： 　　（1） 　　延?r带来的另一个影响是盲区的出现。如图4所示：当REF与VCO的相位差接近2π时，REF上升沿在复位脉冲起作用的时间内来到，造成该上升沿信号丢失，PFD回到复位状态，此时我们称PFD工作在盲区[4]。如果两信号的频率比较接近，那么下一个到来的上升沿信号会是VCO，这样PFD的输出极性将反向，给出错误的比较结果，从而影响锁相环的建立以及锁定时间。 　　考虑延时后实际的PFD的输出与输入关系如图5所示。 　　上式中△φmax是PFD能正确输出情况下输入信号的最大相位差，其具体的值与复位脉冲的宽度以及参考信号的频率有关。例如对于一个复位脉冲为5ns的PFD，当参考信号的频率到达100Mhz时，△φmax=π，等价于PFD有一半的可能输出错误的结果，在这种情况下，锁相环的锁定变得难以确定。一般来说，复位脉冲的宽度可取为参考信号周期的5%到10%[9]，也就是说△φmax的值应该在[324°，342°]区间。 　　3 动态逻辑低功耗饱和输出PFD 　　文献[7]提出了一种动态逻辑饱和输出PFD，当VCO与REF的相位差小于π时，PFD的输出与普通情况下的一致；VCO与REF的相位差在π到2π之间时，输出为饱和输出。该PFD的输出与输入关系如图6所示，在信号的相位差较大时增加锁相环系统的带宽，从而加快锁定过程；当信号相位差较小时，降低系统的带宽，减小锁相环输出信号里由于PFD和电荷泵产生的噪声[1]。此外该设计中采用了预充电来减小输入到输出的延时，从而减小了PFD的死区，提高了电路工作频率，同时也有利于降低电荷泵锁相环中由于电荷泵电流不匹配而引起的参考杂散[8]。 　　本文的PFD电路如图7所示，相对于的电路，增加了两个NMOS管MN3，MN7。两个晶体管的作用为减小原结构的功耗与盲区，原理如下： 　　原结构中MN2与MN6的源极直接连接到地。当REF与VCO的相位差在（π，2π）时（仍然假设REF超前于VCO），VCO的上升沿到来后，UP，DN会有一段时间同时为高电平，由于此时REF为低电平，由MP1， MN1，MN2所构成的支路会有明显的电流流过，直到DN降为低电平，该过程中电路消耗了不必要的能量。更为关键的是，由于MP1， MN1，MN2构成了电流通路，A点的电压在电路导通过程中会有明显的下降，直到DN降为低电平，关闭