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实验7-用ISP器件与EDA技术设计多功能数字钟verilog
电子线路设计与测试;一、实验目的;二、实验任务：多功能数字钟设计（第16～18周）;选做内容
任意时刻闹钟（闹钟时间可设置）
自动报整点时数;三、数字钟设计分析-功能框图;时分秒计数器的设计 ;四、数字钟的实现方法简介：;可编程逻辑器件的开发流程;1. 设计输入;1. 设计输入;（1）创建一个新文件;b. 选择 File?New 菜单，或单击 ，;（2）输入Verilog代码;Count10原理图;count10.v;（3）保存文件;MAX+PLUS II中， 在 编译一个项目前，必须确定一个设计文件作为当前项目。
在 File -Project
-Name项，或者 将出现Project Name 对话框
2. 在 Files 框内，选择当前设计文件。
3. 选择 OK 。
MAX+PLUS II的标题条将显示新的项目名字;指定当前设计项目为顶层文件; 为了确保输入的正确，可以保存文件并编译。步骤如下：; 编译过程;注意事项;（1）定义器件;（2）编译适配;（1）添加仿真激励信号 ;b. 将鼠标移至空白处并单击右键选择 Enter Node from SNF 选项，或Nodes-Enter Nodes from SNF 出现对话框窗口 。;d. 电路输入端口添加激励信号 ;e. 为输入端口添加信号 ;f. 保存激励信号编辑结果 ;（2）电路仿真;d. 10进制电路的仿真结果如图所示。;（3）管脚的重新分配与定位;如果出现下图所示界面,单击layout-Device view项,或者双击鼠标左键切换.;管脚的编辑过程： ;EDA Pro2K实验系统介绍;砧屏荧什帖盂怂锚琅侩写骡勒盖拥拂炕膀为俭柠悉鉴徊咳洞疵铃惑湛愿恍实验7-用ISP器件与EDA技术设计多功能数字钟verilog实验7-用ISP器件与EDA技术设计多功能数字钟verilog;可用资源使用方法——引脚分配（锁定）;可用资源使用方法——引脚分配（锁定）;引脚分配;推荐使用Assign菜单;（4）再次编译;管脚重新分配时须注意的事项： ;4. 器件的编程下载 ;b. 选择完下载文件后，单击 OK 确定，出现如图所示的编程界面。
;六、层次化的设计输入方法;数字钟设计-层次结构图;层次化设计举例;（2）生成模块符号的过程;生成模块符号;（3）利用新的10进制模块构成100进制;熟悉MAX+PLUS II软件的使用；
拟定数字钟的组成框图，划分模块；
采用分模块、分层次的方法设计电路；
各单元模块电路的设计与仿真；
总体电路的设计与仿真；
总体电路的下载与调试。
设计必须采用Verilog HDL语言（最顶层可以采用原理图）。;封面：实验名称，系，班，姓名，学号，指导教师
实验名称
设计内容及要求
系统框图与说明
输入输出设计（按键，数码管，发光管，蜂鸣器）
各工作模式仿真波形
实测（现场验收）
实验总结
心得体会及待改进的问题
功能扩展
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