如何仿真IP核(建立modelsim仿真库完整解析.pdfVIP

By Poordusk （poordusk@ ） 2005-7-23 IP 核生成文件：（Xilinx/Altera 同） IP 核生成器生成ip 后有两个文件对我们比较有用，假设生成了一个asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit －Language Template-COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了xilinx 行为模型库 的模块，仿真时该文件也要加入工程。（在ISE 中点中该核，在对应的processes 窗口中运行 “View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。 1．在ISE 集成环境中仿真IP 核 IP 核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直 接对它加testbench 后进行仿真。如下两图所示。 图1：直接在工程中对ip 核加testbench 仿真时出错 Radio Wave Propagation Lab, EIS School ,WHU By Poordusk （poordusk@ ） 2005-7-23 图2 ：新建工程单独对ip 核仿真 2 ．在modelsim 中仿真ip 核 a ．在modelsim 中编译库（Xiliinx ） （1）在$Modeltech_6.0d/Xilinx_lib_tt 下新建文件夹Xilinx_lib （$代表安装盘符） （2 ）打开Modelsim-File-Change Diriectory ，将路径指向刚才新建的文件夹Xilinx_lib ，这 样Xilinx 编译的所有库都将会在该文件夹下。 （3 ）编译 Xilinx 库。在$Xilinx-verilog-src 下有三个库“simprims ”，“unisims ”和 “xilinxcorelib ”。在modelsim 的workpace 窗口Library 属性中点右键-new-library （或在 File 菜单下new-libary ），输入库名（自定义）如Xilinx_lib_tt ，这样在workpace library 属 性下就可看到Xilinx_lib_tt 了。 （4 ）modelsim 中选中compile，在弹出的对话框中，library 选择刚才新建的xilinx_lib_tt ， 查找范围为xilinx 库（$Xilinx/verilog/src/ ），如XilinxCoreLib ，选中文件编译即可。 b ．在modelsim 中加载已编译的库 当要在 modelsim 中仿真带有 ip 核的设计时，需要加载对应公司的库才能仿真。仿真 Xilinx 公司ip 核时需要在原工程文件中加入 ip 核的行为描述文件（核名.v ）。 如果工程文件直接包含在xilinx “ XilinxCoreLib ” library 中，则可直接进行仿真。 如果工程文件开始默认包含在“work ”library 中，则需要在 Simulation-Start Simulation-library 中添加已编译的库，如图示。这样就可以对ip 核进行仿真了。 aa ．在modelsim 中编译Altera 的库与Xilinx 方法一样 bb ．在modelsim 中对ip 核进行仿真，与xilinx 一致；首先需要在modelsim 工程中加入 设计文件，testbench 文件以及核的行为描述文件（核名.v ）；其次，自File 菜单中更改库 路径指向已编译的altera 库路径（否则原先编译的altera 库将变为不可用，unavailable ），这 时原先编译的库将变为可用，然后在Simulation-Start Simulation-library 中添加库路径（同 Xilinx ，图4 ，图附3 ）。 Radio Wave Propagation Lab, EIS School ,WHU By Poordusk （poordusk@