第6节 状态机设计.ppt

第八节 有限状态机设计 状态机的优势： （1）容易构成良好的同步时序逻辑，对大规模电路设计中的竞争冒险现象无疑是一个最佳的选择； （2）层次分明，结构清晰，易读易懂，在排错、修改和模块移植等方面具有独到的优势； （3）高速运算和控制方面，一个状态机可以由多个进程构成，一个结构体中可以包含多个状态机，一个状态机所能完成的运算和控制方面的工作与一个CPU的功能类似。 计数器设计 根据时钟信号的作用，计数器可以分为同步计数器和异步计数器。根据计数的方向有加1计数和减1计数。 同步计数器是指在时钟信号的作用下，构成计数器的各触发器状态同时发生变化的计数器。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;----由ste_logic_vector转换成integer; entity countA is port(clk,clr,en: in std_logic; QA,QB,QC,QD:out std_logic); end countA; architecture exampleA of countA is signal count_4:std_logic_vector(3 downto 0); begin QA=count_4(0); QB=count_4(1); QC=count_4(2); QD=count_4(3); process(clk,clr) begin if(clr=1)then count_4=0000; elsif (clkevent and clk=1)then if (en=1)then if(count_4=1111)then count_4=0000; else count_4 =count_4+1; end if; end if; end if; end process; end exampleA; 用状态机的方法设计十三进制计数器 library IEEE; use IEEE.std_logic_1164.all; --use IEEE.std_logic_arith.all; --use IEEE.std_logic_unsigned.all; entity counter13 is port(cp:in std_logic; reset:in std_logic; q:out std_logic_vector(3 downto 0); op:out std_logic); end counter13; architecture rt1 of counter13 is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12); signal presentstate,nextstate:state; signal qn:std_logic_vector(3 downto 0); begin switchtonextstate:process(cp) begin if reset=‘1’ then q=0; presentstate=s0; elsif cpevent and cp=1 then presentstate=nextstate; end if; end process switchtonextstate; changestatemodel:process(presentstate) begin case presentstate is when s0=nextstate=s1; qn=0001; op=0; when s1=nextstate=s2; qn=0010; op=0; when s2=nextstate=s3; qn=0011; op=0; when s3=nextstate=s4;