基于FPA的图像压缩与解码.doc

基于FPGA的图像压缩传输与解码 硬件设计部分 一、硬件完成的功能定义 1.使用FPGA普通端口作为GPIO使用。 2.使用FPGA开发板的50MHZ时钟分频后25MHZ作为VGA输出时钟。 3.时钟频率25MHZ完成行扫描信号计数。 4.时钟频率25MHZ完成祯扫描信号计数，并完成祯计数。 5.在行,场信号有效范围内进行VGA数据输出。 二、顶层模块划分 顶层的输入输出定义 信号名 输入/输出/Inout 说明 iCLK_50 输入 FPGA系统时钟50MHZ iCLRN 输入 保证整个系统复位 oVGA_R 输出 vga数据输出R通道 10bit oVGA_G 输出 vga数据输出G通道 10bit oVGA_B 输出 vga数据输出B通道 10bit oVGA_SYNC_N 输出 低电频控制信号 oVGA_BLANK_N 输出 控制ADV7123模拟信号 oVGA_CLOCK 输出 vga输出时钟25MHZ oVGA_HS 输出 行同步信号 oVGA_VS 输出 场同步信号 顶层模块输入、输出之间的时序关系: vag输入时钟50mhz，分频产生25mhz,作为vga输出时钟，PLL倍频，200mhz作为cpu时钟，UART接收来自串口数据。软件读取数据，处理后，输出数据。