Lab4_合成技术实验.doc

实验四：合成技术实验 实验内容简介 这个实验开发了使用合成选择使Xilinx FPGA设计获得更好的性能。 验目的 完成本次实验后，你能够： 使用Keep Hierarchy 和 the fanout 合成选项来提高调试和合成结果。 阅读XST软件合成报告决定合成结果的质量 实验步骤 你要修改XST合成选项，分析结果。 这个实验主要包括四个步骤： 1. 重看设计 2. 合成默认选项 3. 改变合成选项 4. 在RTL浏览器里查看合成结果 在以下的实验步骤中，配合每一步操作，我们配有相关的图示。如果对流程比较熟悉，可以跳过其中的一些操作。 注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。 重新看设计和编写软件代码 步骤1 启动ISE?工程，打开synth_lab.ise.工程文件 打开Xilinx ISE软件，选择Start ( Programs ( Xilinx ISE10.1( Project Navigator 选择File ( Open Project Verilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4 VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab4