系统时钟和定时器及对策措施.docVIP

系统时钟和定时器 S3C2410/S3C2440的时钟控制逻辑既可以外接晶振，然后通过内部电路产生时钟源；也可以直接使用外部提供的时钟源，它们通过引脚的设置来选择。 时钟控制逻辑给整个芯片提供3种时钟：FCLK用于CPU核；HCLK用于AHB总线上设备，主要用于高性能模块之间的连接，比如CPU核、寄存器控制器、中断控制器、LCD控制器、DMA和USB主机模块等；PCLK用于APB总线上的设备，主要用于低带宽的周边外设之间的连接，比如WATCHDOG、IIS、I2C、PWM定时器、MMC接口、ADC、UART、GPIO、RTC和SPI。 为了降低电磁干扰、降低板间布线的要求，S3C2410/S3C2440外接的晶振频率通常很低，开发板上一般为12MHz，需要通过时钟控制逻辑的PLL提高系统时钟。S3C2410/S3C2440有两个PLL：MPLL和UPLL。UPLL专用于USB设备，MPLL用于设置FCLK、HCLK、PCLK。 上电时，PLL没被启动，FCLK即等于外部输入的时钟，称为Fin。若要提高系统时钟，需要软件来启动PLL，可跟随FCLK的图像了解启动过程。 （1）上电几毫秒后，晶振输出稳定，FCLK=Fin（晶振频率），nRESET信号恢复高电平后，CPU开始执行指令。 （2）可以在程序开头启动MPLL，设置MPLL的几个寄存器后，需要等待一段时间（Lock T