2 项目概述.doc

Requirement Definition And Steps Documenting Process 基于FPGA的片上系统的无线保密通信终端 Version?: 1.0.0 2010-10-24 DOCUMENT HISTORY Ed. Version Author Change 1 1.0.0 金剑峰 Initial(2010-10-24)  目 录 1 引言 3 1.1 编写目的 3 1.2 项目背景 3 1.3 术语定义 3 1.4 参考资料 3 2 项目概述 4 2.1 项目目标 4 2.2 项目特征 4 3 系统操作 4 3.1 系统用例图 4 3.2 系统功能 5 3.3 系统假设 6 3.4 系统要求 6  引言 编写目的 编写需求说明书是为了与项目的使用者在对项目系统的功能和处理上达成一个可以一致认可的材料，以保证所开发出来的系统是符合客户需求的真正实用、适用的软件。 本报告的读者对象为基于FPGA的片上系统的无线保密通信技术的实际使用者，项目开发的管理者和本系统的开发者。 项目背景 项目名称：基于FPGA的片上系统的无线保密通信终端 项目需求：利用软件实施加密算法已经成为实时安全通信的重要瓶颈。标准的商品化CPU和DSP无法跟上数据加密算法的计算速度要求。此外，CPU和DSP需要完成太多的其他任务。基于FPGA高度优化的可编程的硬件安全性解决方案提供了并行处理能力，并且可以达到所要求的加密处理性能基准。然而如果仅使用FPGA可编程VHDL来实现，系统就不够灵活，升级困难，况且实现起来有很大的难度，本系统以AES加密算法为例，使用Xilinx开发平台，以Xilinx的嵌入式软核MicroBlaze为主控制器，调用FPGA的硬件编程实现的AES加解密和控制CC2420来实现高速有效的数据通信。 术语定义 AES 高级加密标准（Advanced Encryption Standard） CRC校验 循环冗余校验码（Cyclic Redundancy Check）ACKnowledge Character），确认发来的数据已经接收无误 参考资料 [1]AES算法FPGA实现分析，唐金艺，[M] 海军计算技术研究所[2]唐明，张焕国，刘树渡等 AES的高性能硬件设计与研究 [M] 武汉大学计算机学院[3]赵峰 马迪民 孙伟等 FPGA上的嵌入式设计[M] 2008.4[4]佟玉伟 陆浪如 FPGA先进加密算法 (AES) 的并行实现 [M] 交通与计算机 2002.6本设计使用硬件描述语言在FPGA数字逻辑层面上实现AES加解密，为了系统的扩展性和构建良好的人机交互，设计通过PS/2键盘输入加密密钥，并将其显示在LCD上。在软核MicroBlaze上，通过SPI总线读写FIFO和RAM控制射频芯片CC2420，使系统具有信道选择、地址识别、自动CRC校验功能，使系统更加安全、通信误码率更低。 系统功能 系统数据流图 系统分为AES加密模块、AES解密模块，无线通信模块和软核控制模块。 用户初始化系统，加密端通过串口和网口从发送段接收数据，当接收够16字节(128bit)，或不足时能自动补零成128bit后送给硬件AES加密模块。在软核Microblaze的控制下通过硬件描述语言编程的AES加密后将数据进行组帧打包，通过软核对CC2420的寄存器的读写将数据通过无线发送端CC2420发送出去，同时等待发送段确认。接收端在接收到数据以后,从数据包中将数据提取，进行快速AES解密,解密完成后进行CRC校验，如果校验正确则向源地址发送ACK确认。将正确数据送出，如果校验失败，则返回NOACK。为了确保安全，AES加解密算法需要的密钥key由键盘输入和修改，同时可以在LCD上显示出来。必须保证两端key相同才能保证正常通信。 系统假设 当加密端通过串口和网口从发送端接收数据，发送给硬件AES加密模块时，在PS/2口输入密钥前， AES模块不对数据进行加密，系统处于等待状态。直到从PS/2口检测到密钥数据输入和结束符时，AES执行加密操作并将数据传输到CC2420芯片。 当数据从CC2420发送之后，在接收端接收到数据，或者接收到数据后检测到解密key之前，发送端控制台不能接收到ACK或者NOACK信号。 若数据无线传输受到干扰，导致数据发生错误，则CRC校验后返回NOACK。 只有输入正确的密钥，AES解密才能正常进行，否则系统返回错误值，解密处于等待状态。 系统要求 ①硬件加密需要时间达到us级。 ②接收端收到的数据正确稳定，CRC校验后在发送端接收到ACK值。 ③只有使用正确的密钥才能对数据包进行解密。