全定制版图设计学习.ppt

IC设计简介;集成电路设计就是根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保全全局优化，设计出满足要求的集成电路。其最终的输出是掩模版图，通过制版和工艺流片得到所需的集成电路。;IC的分类 ;数字IC 数字信号是在时间和幅度的某些离散点上有确定值的信号 对数字信号进行处理的IC称为数字IC，如控制器、微处理器、ROM和RAM等 数-模混合IC 由于模拟采样技术和MOS工艺的发展，一个芯片能同时处理数字和模拟两种信号，这种IC称为数-模混合IC 数-模混合集成电路的发展，出现了系统级芯片(SOC)，它结合了数字技术和模拟技术，把D／A转换器、微处理器和存储器等集成在单个芯片上。;按生产的目的分类 通用集成电路： 如微处理器(CPU)芯片、存储器芯片、计算机外围电路芯片等等。这些芯片生产批量大，对电路的性能和芯片的利用率要求高，而对设计的成本、设计周期的要求可以放宽。 专用集成电路 ASIC (application specific integrated circuit):或用户专用IC(customer specific IC) 为某些用户的专门用途而生产的芯片，或者说是除了通用芯片以外的均属于ASIC。其特点与通用IC正相反，并且对EDA(电子设计自动化)工具的要求较高。 如半定制、定制特殊电路、PLD和FPGA电路，也包括采用门阵列和标准单元设计并制造的电路。 ASSP (application specific standard product)专用的标准产品 这类集成电路也是采用ASIC技术设计和制造的，但它是作为标准产品买给多个用户，它被列入制造商的产品目录中。 如LAN用电路、图形处理用集成电路、通信用CODEC等 ;按设计风格分类 通用集成全定制(full-custom)方式。 它主要是基于晶体管级的芯片设计，芯片中的全部器件及互连线的版图都是按照系统要求进行人工设计的，尽量达到密度高、速度快、面积小和功耗低的要求，因此批量生产时经济性好，但是设计开发时间长，设计费用高。只有对于大量生产的通用IC或对性能有特殊要求的电路才适合采用全定制方式。但是最近随着硅编译技术的发展和设计自动化程度的不断提高，EDA工具提供了大量的经过精心设计好的标准化单元，使得全定制设计方法得到越来越广泛的应用。CMOS模拟集成电路的设计也属于这类电路：;半定制(semi-custom)方式。 通常是指门阵列(gate-array)和标准单元(standard-cell)的设计方法。半定制芯片设计比较容易，用户一般不需要进行最低层的版图设计，初期投资少，从设计到成品所需的时间短。 另外，由于半定制设计有规则的结构，故有利于CAD软件设计。其缺点是芯片的面积比较大，芯片利用率低，适合于要求设计成本低、周期短而生产批量小的芯片设计。;可编程逻辑器件 (programmable logic device，PLD)方式 其特点是“可编程”，由IC生产厂家提供已经封装好的芯片，芯片的功能由用户使用EDA工具“写入”其中，编程后的芯片便成为专用集成电路。 PLD包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、可编程门阵列(PGA)和现场可编程门阵列(FPGA)，其中FPGA的发展最活跃，其产品的等效门可达几十万门。 PLD进一步缩短了设计周期，降低了设计成本，有的PLD器件允许用户多次“重写”，大大方便了用户，适合于新产品的试制和小批量的生产。其缺点是：由于芯片内部连线较长，速度慢；芯片的利用率较低，集成度相对较低;;;;;;;;寄生提取与后仿真 ? 实际的???路具有寄生效应，将会对原电路造成特性上的改变，完整的设计应考虑版图设计后的寄生影响 ? 实际电路仿真的精度取决于寄生模型的准确度 – 寄生提取LPE：Layout Parasitic Extraction ? 寄生提取后的网表包含大量的杂散元件，使后仿真时间增加，可采用device reduction来解决 ? Layout parasitic extraction tool: Dracula, Calibre ; D触发器的原理图及功能要求波形图如下： 原理图 功能要求波形图 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;