半导体集成电路6章上.ppt

半导体集成电路 南京理工大学电光学院 第六章 CMOS基本逻辑电路 CMOS逻辑门电路 CMOS反相器 CMOS门电路 CMOS组合逻辑电路 CMOS传输门电路 CMOS触发器 CMOS多米诺逻辑 CMOS施密特触发器 IC版图对应于线路 制造工艺和电路符号 做在同一基片上，其间自然隔离，无需专门的隔离措施。首先在N型硅衬底上扩散P阱，在P阱内再扩散两个N型区，形成NMOS管。而PMOS管则可直接做在N型硅衬底上。比双极型电路制造工艺简单、工序少。由于节省了隔离槽占用的面积，还可大大提高电路集成度。 电路符号 A区，N管截止，P管处于线性区，输出电压为VDD。 B区，P管处于线性区，相当于一个电阻，N管饱和，相当于一个电流源。 C区，P管和N管均饱和，可以解出Vi=VDD/2 D区，P管饱和，N管处于线性区， E区，P管截止，N管处于线性区，输出电压Vo=0。 CMOS反相器的噪声容限 在设计时主要考虑速度和驱动能力。 CMOS反相器的速度和MOS晶体管的宽长比(W/L)成正比，宽长比越大，速度越快，驱动能力越强。 上升时间由P管尺寸决定： 下降时间由N管尺寸决定： 由于电子和空穴迁移率不同，如果希望上升时间和下降时间近似相等，需要PMOS的宽长比是NMOS的2-3倍。 特点： ⒈CMOS反相器的静态功耗非常小。 原因：由于CMOS反相器处于稳态时，无论是输出高电平还是输出低电平，其工作管和负载管必有一个截止而另一个导通，因此电源向反相器提供的仅为纳安级的漏电流，所以CMOS反相器的静态功耗非常小。 特点： ⒉CMOS反相器输出电压的上升时间和下降时间都比较小，电路的工作速度大为提高。 原因：由于CMOS反相器的工作管和负载管不同时导通，因此其输出电压不取决于两管的导通电阻之比。这样，通常可使PMOS负载管和NMOS工作管的导通电阻都较小。所以，CMOS反相器输出电压的上升时间和下降时间都比较小，电路的工作速度大为提高。 组合逻辑的概念 数字电路通常由若干子系统构成，这些子系统可分为组合逻辑电路和时序逻辑电路。 组合逻辑电路特点：仅由门电路组成，电路中无记忆元件，输入输出间无反馈。 CMOS组合逻辑 从CMOS反相器开始，按照一组简单的规则通过串联和并联的晶体管组合，再加以综合构成的逻辑电路。 虽然单一极性的器件设计（如全为NMOS FET）足以产生所需的逻辑功能，但CMOS互补结构却可保证低功耗特性。 互补结构的重要特征：当PMOS阵列导通时，NMOS阵列则阻断；反之亦然。 每个输入端必须接在一对NMOS FET和PMOS FET上。 构成组合逻辑的PMOS电路组（也称上拉网络）和NMOS电路组（也称下拉网络）彼此必须是互补关系。 CMOS组合逻辑的实现 NMOS FET串联实现“与”操作 NMOS FET并联实现“或”操作 NMOS支路并联实现各支路“或”操作 逻辑函数相串联实现函数“与”操作 输出为NMOS阵列逻辑的补 PMOS为NMOS电路的对偶电路。 阈值损失 在N管栅极加VDD,在漏极加VDD，那么源级的输出电压范围为0到VDD-VTH，因为N管的导通条件是VGSVTH，当输出到达VDD-VTH时管子已经关断了。所以当栅压为VDD时，源级的最高输出电压只能为VDD-VTH。这叫阈值损失。N管的输出要比栅压损失一个阈值电压。因此不宜用N管传输高电平。 P管的输出也会比栅压损失一个阈值。同理栅压为0时，P管源级的输出电压范围为VDD到｜VTH｜。因此不宜用P管传递低电平。 例：实现基本AOI(AND-OR-INVERTER)逻辑，F=ABC+AD=A(BC+D) 组合逻辑电路的分析方法 用文字或符号标出各门的输入或输出。 从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式，也可反向推导。 化简，列出真值表。 根据真值表或逻辑函数表达式确定电路的逻辑功能。 例：试分析如下电路图的逻辑功能。 组合逻辑电路的设计方法 进行逻辑抽象，做出真值表。 根据真值表写出输出函数逻辑表达式。 化简或变换。 根据化简或变换后的输出函数逻辑表达式，画出逻辑图。 例：8-3编码器的设计 VDD C = 1 A = 0 B = 0 VDD C = 0 A = 0 B = 1 VDD C = 0 A = 1 B = 0 VDD C = 0 A = 1 B = 1 I I I I C A B C=A+B I CMOS或门 C A B C=A+B 1 1 1 1 1 0 1 0 1 0 0 0 C A B n A p n B p C CMOS等值门