基本单元电路chap4-2.ppt

CMOS组合逻辑门的设计. * CMOS组合逻辑门的设计. * CMOS组合逻辑门的设计. * 例6.5 复合门的逻辑努力 gNAND=4/3，gNOR＝5/3 A B A B A B A B 2 2 2 2 Cg=4Cunit 4 4 1 1 Cg=5Cunit A A 2 1 Cg=3Cunit 逻辑努力（Logical effort ）是一个门的I 输入电容和与它具有相同输出电流的反相器的输入电容的比 反相器及两输入NAND门的延时与扇出关系 直线的斜率为该门的逻辑努力， 它与纵线的交点是门的本征延时 CMOS组合逻辑门的设计. * D = p + h = p + gf 分支努力b 定义: 分支努力：当一个节点的输出上有扇出时，总驱动电流中的一部分沿正在分析的路径流动，而有些则离开这个路径。若路径上无分支，则分支努力为1 沿正在分析的路径止的负载电容 离开这条路径的连线上的电容 CMOS组合逻辑门的设计. * 多个逻辑门连接的网络 单个门的努力: hi = gifi 路径电气努力: F = CＬ/Cin 路径逻辑努力: G = g1g2…gN=? gi 路径分支努力: B=b1b2…Bn= ? bi 总路径努力: H = ? hi= ? gi fi = GFB 路径延时： D = Sdi = tp0(Spi + Shi /Y) CMOS组合逻辑门的设计. * 一条路径的最优延时 求N-1个偏导数并令它们为0时，可发现当每一级具有相同的门努力时，沿该路径的具有最小的延时: 每个门的有效扇出（即电气努力）: 门努力: g1f1 = g2f2 = … = gNfN 路径延时： 最小路径延时：假设对路径进行归一化，即: ginv=1, pinv=1 ，γ=1 CMOS组合逻辑门的设计. * 最优延时的N值 对于一个给定的负载和给定的第一个门的输入电容 可找到最优化的门的数量和优化的门的尺寸 使路径延时最小的门努力： CMOS组合逻辑门的设计. * 计算路径最优化的方法 计算总路径努力: H = GBF 确定该路径的门数N 计算门努力h= H1/N 门努力: hi = gifi,确定每个门的电气努力 计算每个门的输入和输出负载，确定尺寸: Cin = Cout/f CMOS组合逻辑门的设计. * 计算组合逻辑链上每个门的尺寸 逻辑链上的每个门的尺寸系数Si可通过前到后（或后至前）计算求得。假定一个单位尺寸的门具有与一个最小反相器相同的驱动能力。根据逻辑努力的定义，该门的输入电容为反相器输入电容Cref的g倍。若逻辑链中第一个门的尺寸系数为S1,则该链的输入电容Cg1等于g1S1Cref 则第一个门的负载总电容为b1g2S2Cref, 根据等效扇出定义：f1= b1g2S2Cref/ g1S1Cref= b1g2S2/g1S1, 推出S2＝f1g1S1/b1g2 =h1S1/b1g2 同理可推出其他门的尺寸系数Si CMOS组合逻辑门的设计. * 逻辑努力g From Sutherland, Sproull CMOS组合逻辑门的设计. * CMOS组合逻辑门的设计. * 例6.6 确定组合逻辑延时最小时的尺寸 等效扇出：F = CL/Cg1 = 5 路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：B = 1 (无分支) 总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4?H = 1.9 根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93 门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60 1 a b c CL 5 CMOS组合逻辑门的设计. * 思考题6.2 确定反相器电路的尺寸 Out CL 1 2 3 思考题5.5 确定反相器网络的尺寸 确定电路中反相器的尺寸，使在节点Out和In之间的延时最小。假设CL=64Cg,1 求门的确切尺寸Cg,3=2.52Cg,2= 6.35Cg,1 Out CL 1 2 3 如果直接确定反相器链的尺寸而不考虑额外的扇出，将得到尺寸系数为4而不是2.52 CMOS组合逻辑门的设计. * 例：确定组合逻辑延时最小时的尺寸 g = 1b= 2 g = 5/3b= 2 g = 5/3b= 1 g = 1b= 1 Effect