微机6章(存储器1).ppt

第6章 存储器 教学重点 半导体存储器的分类 芯片 SRAM 2114 和 DRAM 4116 芯片EPROM 2764 和 EEPROM 2817A 存储器与CPU的连接 存储器 微型计算机的存储结构 寄存器——位于CPU中 高速缓存(CACHE)——分CPU内部、外部，还分一级、二级 主存——由半导体存储器(ROM/RAM)构成 辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作 本章讨论半导体存储器及组成主存的方法 6.1 半导体存储器的分类 按制造工艺分类 双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 按使用属性分类 随机存取存储器 RAM：可读可写、断电丢失 只读存储器 ROM：只读、断电不丢失 图6-2 半导体存储器的分类 6.2 读写存储器RAM 6.2.1 基本存储电路 1. 六管静态存储电路 P177--178 2. 单管动态存储电路 P178 SRAM 芯片的内部结构 6.2.2 RAM的结构 半导体存储器芯片的结构 （一）存储体——由基本存储电路构成，用来存储信息，通常排列成矩阵。 （二）外围电路 ①地址译码电路——根据输入的地址编码来选中芯片内某个特定的存储单元。 ②I/O电路——处于数据总线和被选中单元之间，控制被选中单元读出或写入，有放大作用。 ③ 片选控制端CS和读写控制逻辑。 ④数据缓冲电路——数据输入输出通道。 3. 地址译码电路 4. 一个实例SRAM芯片2114 存储容量为1024×4 18个引脚： 10 根地址线 A9～A0 4 根数据线 I/O4～I/O1 片选 CS 读写 WE SRAM芯片6264 存储容量为 8K×8 28个引脚： 13 根地址线 A12～A0 8 根数据线 D7～D0 2 根片选 CS1、CS2 读写 WE、OE 6.2.3 RAM与CPU的连接 半导体存储器与CPU的连接是本章的重点 SRAM、EPROM与CPU的连接 其译码方法同样适合I/O端口 存储芯片与CPU的连接 存储芯片数据线的处理 存储芯片地址线的处理 存储芯片片选端的处理 存储芯片读写控制线的处理 P182连接时需注意的几个方面 1. 存储芯片数据线的处理 若芯片的数据线正好 8 根： 一次可从芯片中访问到 8 位数据 全部数据线与系统的 8 位数据总线相连 若芯片的数据线不足 8 根： 一次不能从一个芯片中访问到 8 位数据 利用多个芯片扩充数据位（数据宽度） 这种扩充方式称“位扩充” 位扩充 2. 存储芯片地址线的连接 芯片的地址线通常应全部与系统的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码” 片内译码 片内译码 片内10 位地址译码 10 位地址的变化： 全0~全1 存储芯片片选端的译码 存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”时，需要利用存储芯片的片选端来对存储芯片（芯片组）进行寻址 通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有： 全译码——全部高位地址线与片选端关联（参与芯片译码） 部分译码——部分高位地址线与片选端关联（参与芯片译码） 线选法——某根高位地址线与片选端关联（参与芯片译码） 片选端常有效——无高位地址线与片选端关联（不参与芯片译码） 地址扩充（字扩充） 片选端常有效 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程 译码器件： 采用门电路组合逻辑进行译码 采用集成译码器进行译码，常用的器件有： 2-4 （4 选 1）译码器74LS139 3-8 （8 选 1）译码器74LS138 4-16 （16 选 1）译码器74LS154 译码器74LS138 74LS138连接示例 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 全译码示例 全译码示例——地址分析 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 部分译码示例 部分译码示例——地址分析 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 线选译码示例 线选译码示例——地址分析