数字集成逻辑电路基础.ppt

（3）BJT反相器（非门） 电路中的负电源Vee与电阻R2的作用在于：当输入为低电平时将三极管基极降至负电位，保证三极管截止；VCL与二极管DCL对输出进行箝位，提高非门开关速度。我们假设输入电压数值为0V和3V，则当输入为0V时，三极管T截止，DCL导通，输出电平被箝位在3.7V（假设二极管DCL导通电压是0.7V）；当输入为3V时，三极管T导通，DCL截止，输出电平约为0V（忽略T管集射极间的饱和压降）。 3.7 A 0 1 Y 1 0 A 0 3v T 截止 饱和 Y 0 东南大学信息科学与工程学院 3 数字集成逻辑电路基础 数字集成逻辑电路工艺可分为： 晶体管集成电路 金属氧化物半导体集成电路（MOS工艺） BiMOS工艺 砷化镓工艺 磷化铟工艺 本章主要介绍 晶体管-晶体管逻辑电路（TTL，Transistor-Transistor Logic） CMOS电路（Complementary Metal Oxide Semiconductor) 集成电路是将电路制作在晶圆上，也就是将构成电路的晶体管、电阻、电容、连线等元器件做在一块半导体材料上，构成一个完整的电路。 Jack S Kilby Texas Instruments Robert Norton Noyce Fairchild Semiconductor 2吋-8吋晶圆 小规模集成电路（SSI，20个门以下） 中规模集成电路（MSI，几十-100个门） 大规模集成电路（LSI，几百-1000个门） 超大规模集成电路（VLSI，1000个门以上） 芯片系统（SOC，包括数字和模拟电路） Apple A7包含超过10亿个晶体管，晶粒大小为102mm2 数字集成逻辑电路按工艺可分为： 双极型集成电路——空穴和自由电子都参与导电 TTL ECL（Emitter Coupled Logic） HTL（High Threshold Logic） I2L （Integrated Inject Logic） 单极型集成电路——只有一种载流子导电 MOS 3.1 晶体管的开关特性 在一块单晶半导体中，一部分掺有受主杂质（三价元素）是 P型半导体，另一部分掺有施主杂质（五价元素）是N型半导体时，P型半导体和N型半导体的交界面附近的过渡区称为PN结。 P型半导体中有许多带正电荷的空穴和带负电荷的电离杂质。在电场的作用下,空穴是可以移动的,而电离杂质（离子）是固定不动的。 N型半导体中有许多可动的负电子和固定的正离子。在杂质半导体中，正负电荷数是相等的，它们的作用相互抵消，因此保持电中性。 3.1.1 PN结 +4 +4 +4 +4 +4 +4 +4 +4 +4 B +4 +4 +4 +4 +4 +4 +4 +4 B - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 半导体中产生了大量的空穴和负离子 +4 +4 +4 +4 +4 +4 +4 +4 +4 P +4 +4 +4 +4 +4 +4 +4 +4 P + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + 半导体中产生了大量的自由电子和正离子 P型半导体和N型半导体结合后，在它们的交界处就出现了电子和空穴的浓度差，N型区内的电子多、空穴少，P型区内的空穴多而电子少，这样电子和空穴会从浓度高的地方向浓度低的地方扩散，因此，有些电子从N型区向P型区扩散， 也有一些空穴要从P型区向N型区扩散。 电子和空穴带有相反的电荷，它们在扩散过程中要产生复合，结果使P区和N区中原来的电中性被破坏。 P区失去空穴留下带负电的离子，N区失去电子留下带正电的离子。 这些离子因物质结构的关系，不能移动，因此称为空间电荷，它们集中在P区和N区的交界面附近，形成了一个很薄的空间电荷区（耗尽层），这就是所谓的PN结 在空间电荷区，由于正负电荷之间的相互作用，在空间电荷区中形成一个电场，其方向从带正电的N区指向带负电的P区，该电场是由载流子扩散后在半导体内部形成的，故称为内电场 内电场是由多子的扩散运动引起的，伴随着它的建立，将带来两种影响：一是内电场将阻碍多子的扩散，二是P区和N区的少子一旦接近PN结，便在内电场的作用下漂移到对方， 使空间电荷区变窄。当扩散运动和漂移运动达到动态平衡时，交界面形成稳定的空间电荷区，即PN结处于动态平衡。 外加正向电压 （正偏），也就是电源正极接P区，负极接N区，外电场的方向与内电场方向相反。在外电场作用下，多子将向ＰＮ结移动，结果使空间电荷区变窄，内电场被削弱，有利于多子的扩散而不利于少