3.7 VHDL使用向导的.pptVIP

3.7 MAX+plusⅡVHDL使用向导;首先选择“File” → “New…”菜单或按“新建”按钮;编辑VHDL源程序;出现“New”对话框，选择“Text Editor file”，按“OK”;编辑四位二进制计数器的源程序Cnt4.vhd 。;创建Cnt4元件图形符号：选择“File”的“Create Defaut Symbol”;在出现的对话框中按“确定”;如果源程序没有错误，则产生Cnt4的图形符号。;七段数码显示译码器的源程序Decl7s.vhd 。;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;二、创建源文件TOP.GDF：选择“File”的“New”的“Graphic Editor File”按“OK”;按“Enter Symbol”对话框的提示或在框中双击鼠标左键选择元件符号名。;得到Cnt4元件符号;选择Decl7s元件符号名;选择输入“INPUT”和输出“OUTPUT”元件符号，并用鼠标将这些“元件”拉接在一起。;将“INPUT”元件名改为“CLK”，“OUTPUT”元件名改为“LED7S[7..0]”，然后将文件保存。;三、编译TOP.GDF：选择“File” →”Oroject” →Set Project to Current File”，当前的文件即被设为“TOP”;按“Assign”的“Device…”，选择下载芯片型号。;在“Device Family”中选择“FLE10K”，在Device列表中选择“EPF10KLC84-3”芯片型号。;在“Assign”的“Pin/Location/Chip…”的对话框中设置引脚;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;选择“MAX+plus Ⅱ”的“Compiler”菜单运行编译器;编译器将一次性完成编译、综合、优化、逻辑分割和适配/布线等操作。;四、仿真顶层设计TOP：选择“New”的“Waveform Editor file”产生波形文件。;选择“Node”的“Enter Nodes from SNF…”产生信号节点;按“LIST”按钮;设置CLK时钟信号;选择时钟周期为200ns;缩小或放大波形显示;选择“MAX+plus Ⅱ”的“Simulator”启动仿真操作;在“END Time”处设置为5?s，按下“Start”;仿真计算结束;仿真结果;五、下载芯片：选择“MAX+plus Ⅱ”的“Programmer”;按下“Configure”开始下载;课程作业及要求：题目（自选） 内容要求（按论文格式书写） 1、摘要（附英文摘要） 2、电路系统工作原理（系统框图） 3、VHDL源程序及语法分析 4、仿真结果 5、综合结果 6、下载后实际电路运行结果 7、???论 8、参考文献;设计课题（供参考） M序列发生器的设计 汉明码编译码器的设计 循环码编码器的设计 DSP模块的设计 通信模块的设计 卷积码Viterbi编译码器的设计 高速数字相关器的设计 8. 快速傅立叶变换（FFT)电路的设计;FIR滤波器的设计 快速乘法器的设计 卡式电话计费器的设计 自动售饮料机的设计 交通灯控制器的设计