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  • 2017-08-29 发布于浙江
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FPGA_ASIC-利用VHDL设计电路的简化问题

第 l9卷 第 l期 武 汉 科 技 学 院 学 报 、,01.19No.1 2006年01月 JOURNALOFWUHANUNIVERSITYOFSCIENCEAND ENGINEERING Jan.2006 利用VHDL设计电路的简化问题 杨 庆 (湖北民族学院 电气工程系,湖北 恩施 445000) 摘 要:利用VHDL设计电路是 目前对于较复杂的电路系统进行设计时的最好选择,但设计中如何进 行电路的简化直接关系到电路的复杂度及可靠性。本文分析了VHDL设计中容易引起电路复杂化的原 因,提出了相应的解决方法。 关键词:VHDL;设计;电路;简化 中图分类号:TN4TN7 文献标识码:A 文章编号:1009--5160(2006)--0066--04 1987年 ,VHDL(VeryhighintegratedcircuitsHardDesignLanguage)被 IEEE(InstituteofEle

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