h.264标准二进制算术编码ip核设计 esign of binary arithmetic coding ip core for h.264.pdfVIP

H一264标准=进制算术编码IP核设计★ 陈传东，何明华，王仁平 (福州大学微电子系，福建福州350002) 摘要：设计了一款基于H．264二进制算术编码算法IP核。针对该算法硬件实现特点，对其算法结构进 行特别优化，并在Verilog HDL实现过程中，以JM86源代码为模型进行功能验证。在TSMC0．18“m工 艺下，达到频率200MHz，面积0．027film2，能够满足实际应用要求。 关键词：IP核二进制算术编码H．264 中图分类号：TN43 of IP Arithmetic CoreforH．264 esignBinary Coding CHEN HE WANG Chuan-dongMing-huaRen-ping of Microelectronics，Fuzhou (Department the arithmeticIP basedon Abstract：This core onthecharacteristic paperpresentsbinary coding H．264．Depending ofhardware the architecturefor is accelerator，this arithmetic architecture paperpresentsoptimized binary coding．The described HDLandtested whole is to200MHZ TSMC byVerilog byJM86．Thesystemup frequencybyadopting 0．1 cell isabletoachievethe of 8斗m library，and requirementpracticalapplication． arithmetic Word：IPCOle，binary Key coding，H．264 EEACC：1205 1 引言 要的意义。 本文基于H．264的二进制算术编码算法，针对 硬件实现特点，对算法进行特别优化，对输出数据进 H．264是新一代视频压缩编码标准111，目前业界 HDL进行电路描述，以H．264 关于H．264的解决方案，达成了一个共识：在编解码行重整，采用Verilog 系统中，速度瓶颈部分通过硬件加速器解决。 官方JM86源代码为功能验证模型，设计了一款IP 核。 CABAC中的二进制算术编码算法复杂，软件实现占 使用TSMC 用较多CPU资源，是整个编码器的速度瓶颈之一。 0．18“m工艺库，在时钟频率约束 因此对二进制算术编码IP核进行研究具有比较重 为200MHz情况下，占用面积为0．027nlnl2，能够满 ·基金项目：福建省自然科