第九章数字逻辑.ppt

Chapter 9 Memory, CPLD and FPGA ( 存储器、CPLD和FPGA) 可编程逻辑器件 PLD的分类： 根据有无寄存功能： 可编程组合逻辑器件 可编程时序逻辑器件。 按内部电路组成： PLA（可编程逻辑阵列） PGA（可编程门阵列） 按编程方式： 熔丝编程 光擦编程 电擦编程 在线编程 可擦除PLA和可擦除PGA统称为可擦除PLD，简称EPLD Digital Logic Design and Application (数字逻辑设计及应用) 规格： 变量 输入与阵列输出 + 或阵列输出 任一逻辑函数都可用“与或”式表示，即任何逻辑函数都可以用一个与门阵列与一个或门阵列来实现。 由与阵列和或阵列组成的电路叫做逻辑阵列LA 固定LA {ROM（不可编程） 逻辑阵列LA PROM（或阵列可编程） PLA PAL（与阵列可编程） FPLA（与、或阵列皆可编程） PLA同PROM一样，可用熔丝编程， 也可用NMOS，CMOS工艺的光擦和电擦编程。 可编程逻辑阵列 PLA （Programmable Logic Array） Digital Logic Design and Application (数字逻辑设计及应用) 熔丝全保留的简化符号 熔丝全保留或烧断 异或门 1 1 A B ?1 1 1 VCC H L L H H L 用ROM实现逻辑函数时，地址译码器的每个输出都为一条字线，不能减少。输出函数为标准的与或表达式。 为减小芯片面积，简化译码器，使输出函数为最简的与或表达式，采用FPLA。（见例1） FPLA与触发器配合可构成时序逻辑电路（见例2） 现场可编程逻辑阵列 FPLA （Field Programmable Logic Array） Digital Logic Design and Application (数字逻辑设计及应用) 用ROM实现逻辑函数时，地址译码器的每个输出都为一条字线，不能减少。输出函数为标准的与或表达式。 FPLA规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。 用户可进行一次编程，使用方便（熔丝型）；也可用叠栅注入式MOS管作为存储单元，如同UVEPROM 现场可编程逻辑阵列 FPLA （Field Programmable Logic Array） Digital Logic Design and Application (数字逻辑设计及应用) 例1 D C W1 W2 W3 F1 F2 D’2 D’1 W4 W7 W9 W10 W5 W6 W8 W11 W12 W14 W15 W13 B A W0 4×14×2 D C W1 W2 W3 F1 F2 D’2 D’1 W7 W10 W6 W8 W12 B A W0 4×9×2 Digital Logic Design and Application (数字逻辑设计及应用) FPLA规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。 4×7×2 D C W1 W2 W3 F1 F2 D’2 D’1 W4 W5 W7 B A W6 例2 用FPLA与D触发器实现8421BCD计数器 Digital Logic Design and Application (数字逻辑设计及应用) 画出卡诺图 Digital Logic Design and Application (数字逻辑设计及应用) 阵列图 4×8×4 QA W1 W2 W3 W4 W5 W7 W6 W8 D D D D QB QC QD CP R Digital Logic Design and Application (数字逻辑设计及应用) 双极型PAL：熔断法 CMOSPAL：可多次擦除（紫外线擦除） PAL和触发器可构成时序电路 可编程阵列逻辑 （Programmable Array Logic，PAL） PAL的基本组成包括：输入互补缓冲;可编程与阵列；固定或阵列