在赛灵思FPGA设计中保留可重复结果-赛灵思中文社区.PDF

专家园地 在赛灵思FPGA设计中保留 可重复结果 为了满足设计过程的时序要求，下面介绍一些在HDL 设计、综合和实施阶段所需的技巧和窍门。 赛灵思中国通讯 期 赛灵思中国通讯 37 期 22 37 22 专家园地 果 多级注册多路复用器 解码器路径 《 ® 定向与重定 作者：Kate Kelley 。 / W P309 Spartan -6 FPGA 赛灵思公司 有助于解决此问题 对于加算器而言 向指南 （ 。 ， 》/support/ 产品营销助理工程师 用注册的加算器链代替注册加算器树可 documentat ion/w hite_papers/wp309 . kate.kelley@ 以提高性能 如果加算器全部注册的 ）。尽管此白皮书专用于 。 pdf Spartan-6 话 则链会比树造成更长时延 器件 但其中还包含了适用于所有 ， 。 ， FPGA 的有益通用信息。 有关编码最佳实践的更多信息 请参 满足设计的时序要求本身已非易事， ， 考赛灵思白皮书 提高设计性能的 编 而要实现某项设计的整体时序具有完全 《 HDL 了解FPGA资源 码实践》 ， 可重复性有时候却是不可能的任务 幸 (WP231) / 。 了解什么样的 F PGA 资源可用以 运的是 设计人员可以借助有助于实现 support/documentation/white_papers/ ， 及何时是最佳利用时机至关重要 一 。 可重复时序结果的设计流程概念 影响 wp231.pdf。 。 般会有综合指令来定义使用哪些资源。 最大的四个方面分别是 HDL 设计实践、 例如 块 最适合深存储器 ， （ 复位与其他控制信号 RA M dee p 综合优化 平面布局和实施方案 、 。