2010计算机组成原理期末考试A卷.doc

信息学院本科生—2010学年第学期课程期末考试试卷（A卷） 一 、选择题（本题共30分，每小题1.5分） ________。 __。 ________。 A． B． C． D． 一个四路组相联的Cache共有64块，主存共有8192块，每块32个字，则按字节编址的主存地址中的主存字块标记 和组地址分别为________位。 A． B． C． D．________。 ____。 A．机器周期 B．指令周期 C．存储周期 D．时钟周期 在微程序控制器设计中，假定微命令采用最短字长编码，需产生N种微操作，则微命令控制字段要设置的位数是_____。 B． C． D． 计算机中存放微指令的存储器包含在______中。 A．主存储器 B．CPU C．高速缓冲存储器 D．外存储器 某计算机的内存系统采用一级cache、二级cache和主存三级分层结构。访问第1级时命中率为95％，访问第2级时 命中率为50％，其余50％访问主存。假定访问一级cache需要1个时钟周期T，访问二级cache和主存分别需要10T 和100T，则该三级存储系统的平均访问时间为_______。 A． B． C． D． 已知一浮点向量加法流水线由阶码比较、对阶、尾数相加和规格化4段流水构成，每个段所需的时间（包括缓冲寄存 器时间）分别为30ns、25ns、55ns和50ns，则其最大加速比约为______。 A． B．C． D． A．在400ns内，存储器可以向CPU提供27位二进制信息 B．在400ns内，存储器可以向CPU提供28位二进制信息 C．在100ns内，存储器可以向CPU提供27位二进制信息 D．在100ns内，存储器可以向CPU提供28位二进制信息 假设某系统总线在一个总线周期中并行传输8字节信息，一个总线周期占用2个时钟周期，总线时钟频率为66MHz， 则在2-1-1-1猝发式读取时的总线带宽为________。 A．105.6 MB/s B．264 MB/s C．422.4 MB/s D．528 MB/s 下列叙述中_______是正确的。 A．水平型微指令能充分利用数据通路的并行结构 B．垂直型微指令能充分利用数据通路的并行结构 C．采用微程序控制器的处理器称为微处理器 D．在一个CPU周期中，可以并行执行的微操作称为互斥型微操作 在DMA方式中，DMA与CPU交替访问适合于_______。 A．数据传输率很高的I/O设备实现成组数据的传送 B．I/O设备的读写周期大于主存周期的情况 C．CPU的工作周期比主存存取周期短的情况 D．CPU的工作周期比主存存取周期长的情况 磁盘驱动器向盘片磁层记录数据时采用_______方式写入。 A．并行 B．串行 C．并－串行 D．串－并行 下列操作不是中断隐指令完成的是_____。 A．保护程序断点 B．寻址中断服务程序的入口地址 C．开中断 D．关中断 二 、（本题共分） 已知，。试按规格化浮点乘法规则，求。要求：阶码用移码4位（含1位符号） 表示，尾数用补码8位（含1位符号）表示。给出计算步骤和竖式，其中尾数乘积用Booth算法计算。 三 、（本题共1分） （1）设主存容量为3个页面，求FIFO和LRU替换算法时各自的命中率是多少？ （2）当主存容量增加到4个页面时，两替换算法各自的命中率又是多少？ 四 、（本题共15分） 五 、（本题共20分） 。 （1）为各芯片分配地址空间； （2）说明各芯片需要多少条地址线； （3）写出各芯片的片选信号逻辑表达式； （4）画出存储器的逻辑电路框图。