verilog实现串并并串转换的代码和仿真结果.doc

题目：串并互换电路的设计 系 （部）：*** 专 业 班：*** 姓 名：*** 学 号：*** 指导教师：*** 完成比例：** 2011年 12 月 摘 要 关键词：Abstract This paper deals with verilog realize string and swap circuit, in synchronous clock under the control of four parallel data and serial data transformation, through a control signals to control the circuit for the series and or and string of conversion, finally by string and effective to say a string and swap success. Key Words：Parallel turns to serial serial turns to parallel Shift register 目 录 要 I Abstract II 1 选题背景 1 1.1 本课题的意义 1 2 方案论证 2 2.1 串并并串选择的分析 2 2.2 串并并串转换是否成功的标志位及表达 2 3、程序的具体实现及仿真结果 3 4、本人完成部分及对该部分的理解 9 5 结论或总结 9 致 谢 10 参 考 文 献 10 1 选题背景 本课题的意义 串并转换电路是串行通信系统中重要的组成部分。在FPGA平台上实现满足特定数据格式及时钟要求的串并转换电路，也已成为考查设计人员对数字电路理解的主要设计之一。Verilog描述语言具有良好的可移植性和通用性，其设计的实现与芯片的工艺无关。在目前的专用集成电路和FPGA设计中，使用VerilogHDL进行设计的描述 ，已成为主流的设计方法。　　本文基于VerilogHDL完成串并转换电路的设计。对通用串并转换单元进行了分析与VerilogHDL实现，进而给出了满足异步串行协议的串并转换模块的设计。设计采用自顶向下的设计方法，对于复杂的串并转换的实现使用有限状态机设计。本文设计的串并转换模块，可正确接收和发送异步串行数据格式，其性能满足串行通信的要求，可以集成于专用通信芯片中实现其功能。原理与方法从图中可以看出，并串转换的原理是：先将四位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过一个“移位”指令就从图中可以看出，串并转换的原理是：新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，这里可以通过一个简单的“连接符”就能。2 方案论证 在本程序中要实现两个功能，即串行到并行和并行到串行的分别转换。在一个模块中，需要使用一个标志位flag，flag为1时，实现串行到并行的转换，flag为0时，实现串行到并行的转换。需要把flag当做module的一个输入端口，并在测试代码中表现出来。 2.2 串并并串转换是否成功的标志位及表达 本程序中采用biaozhi作为标志，若变量biaozhi为1，则代表转换成功，为零代表转换失败。设计标志位的原因是本程序中，在串行输入时，当输入位数少于4，则无法实现串转并的功能。 另外，在本程序中，采用了x来表示功能实现失败，即如果输入的串行数据少于四个，则在输出的四位数为x态。在并转串中，在最后一位串行输出实现时，biaozhi为1，否则为0，表示尚未完成输出。 具体实现中，如果有输入，即si||~si ,则在en（使能位）为1时让所存在触发器中的输入变量输出。但是如果si输入的值少于四个，则输出四个x态。由于测试代码中en在最后一个周期赋值为1，所以之前的输入并不能同步输出，而是锁存起来了。这样就实现了少于四位输出x状态的功能。具体实现如下 源代码 测试代码 3、程序的具体实现及仿真结果 2.3.1程序代码及测试代码已标注本人完成部分，且赋较详细注释 源代码： module spps ( clk, rst_n, en, si, po, flag, load, pi, so, biaozhi ); input clk; input rst_n; input en; input si; input load; input flag; input [3:0] pi; output reg so; output reg [3:0] po; output reg biaozhi; reg [3:0] r; always@(posedge clk ) if(flag) begin