10级微机原理8 内存储器及其接口ok.pptVIP

全译码分体设计:低位地址接存储芯片地址线，全部存储芯片以字节为单位组织成规则的存储体（常见为n列128行），每个存储体由高位地址译码产生的片选信号控制。 对于单片机等专用系统，为简化电路，常常采用部分译码或线译码。 存储器的设计基本就是处理与三大总线的连接，低位地址接存储芯片地址线（A0A1有时作分体控制用，这时低位地址线顺延使用）；数据线以字节为单位、按字宽并行组织连接到各存储体，高位地址译码产生每个存储体的控制信号，接存储体的片选端（体选）；控制总线的读、写控制线接各存储体的公共读、写控制端。 5.2.3 动态存储器的刷新 1.刷新定义和原因 定期向电容补充电荷 刷新 动态存储器依靠电容电荷存储信息。平时无 电源供电，时间一长电容电荷会泄放，需要 定期向电容补充电荷，以保持信息不变。 2.最大刷新间隔 2ms 在此期间，必须对所有动态单元刷新一遍。 各动态芯片可同时刷新，片内按行刷新（按行读）。 3.刷新方法 刷新一行所用的时间：刷新周期（存取周期） 刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。 对主存的访问 由CPU提供行、列地址，随机访问。 2ms内集中安排所有刷新周期。 CPU访存： 4.刷新周期的安排方式 死区 用在实时要求不高的场合。 动态芯片刷新： 由刷新地址计数器提供行地址，定时刷新。 （1）集中刷新 R/W 刷新 R/W 刷新 2ms 50ns （2）分散刷新 各刷新周期分散安排在存取周期中。 R/W 刷新 R/W 刷新 100ns 用在低速系统中。 2ms （3）异步刷新 例. 各刷新周期分散安排在2ms内。 用在大多数计算机中。 每隔一段时间刷新一行。 128行 ≈15.6 微秒 每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。 R/W 刷新 R/W 刷新 R/W R/W R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 （DMA请求） （DMA请求） 第八章结束 * * 第八章 内存储器及其接口 半导体存储器 RAM属挥发性（易失性）（Volatile） ROM属非挥发性（非易失性）（Nonvolatile） Flash EEPROM: Electrically Erasable Programmable ROM. 8.1 半导体存储器 工艺 双极型 MOS型 TTL型 ECL型 速度很快、 功耗大、 容量小 电路结构 PMOS NMOS CMOS 功耗小、 容量大 工作方式 静态MOS 动态MOS 存储信息原理 静态存储器SRAM 动态存储器DRAM （双极型、静态MOS型）： 依靠双稳态电路内部交叉反馈的机制存储信息。 （动态MOS型）： 依靠电容存储电荷的原理存储信息。 功耗较大,速度快,作Cache。 功耗较小,容量大,速度较快,作主存。 （静态MOS除外） 8 .1 . 2．RAM芯片的结构 典型的RAM的示意图 静态MOS存储单元与存储芯片 1.六管单元 （1）组成 T1、T3：MOS反相器 Vcc 触发器 T3 T1 T4 T2 T2、T4：MOS反相器 T5 T6 T5、T6：控制门管 Z Z：字线，选择存储单元 位线，完成读/写操作 W W W、 W： （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通。 （3）工作 T5、T6 Z：加高电平， 高、低电平，写1/0。 （4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。 Vcc T3 T1 T4 T2 T5 T6 Z W W 导通，选中该单元。 写入：在W、W上分别加 读出：根据W、W上有无 电流，读1/0。 Z：加低电平， T5、T6截止，该单元未选中，保持原状态。 2.存储芯片 例.SRAM芯片2114（1K×4位） （1）外特性 静态单元是非破坏性读出，读出后不需重写。 RAM的芯片简介(6116) 6116为2K×8位静态CMOSRAM 芯片引脚排列图： A0～A10是地址码输入端， D0～D7是数据输出端， 是选片端， 是输出 使能端， 是写入控制 端。 常用典型SRAM芯片有6116、6264、62256等。 6264引脚 2.单管单元 （1）组成 C：记忆单元 C W Z T T：控制门管 Z：字线 W：位线 动态MOS存储单元与存储芯片 3.存储芯片 （2）定义 （4）保持 写入：Z加高电平，T导通，在W上加高/低电平，写1/0。 读出：W先预充电，断开充电回路。 Z：加低电平，T截止，该单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。 “0”：C无电荷，电