可预置定时器0~99s.doc

设计目的： 熟悉集成电路的引脚安排； 掌握各芯片的逻辑功能及使用方法； 了解电路板结构及其接线方法； 了解定时器的组成及其工作原理； 熟悉定时器的设计与制作； 理论应用于实践，提高学生的动手能力。 设计任务内容及要求： 设计并制作一可预置定时器，定时器可自行设置定时时间，可定时时间不少于60秒。 必要说明： 将所设计的电路用proteus软件画出原理图； 整个设计过程中要求学生在老师指导下，独立完成，并在计算机上仿真； 通过电路的设计，使学生进一步对所学的理论知识加深与巩固，正确书写设计报告。 设计思路： 1、设计定时器电路； 2、设计可预置时间的定时电路； 3、设计报警电路； 4、设计时序控制电路。 方案比较： 经过上述五种电路图的了解以及比较之后，我们运用自己所学的知识设计了满足任务要求的可预置定时器。 电路原理设计： 原理框图： 可预置定时器的总体框图如图所示，包括六大模块：秒脉冲发生器、预置电路、计时电路、译码显示电路、报警电路和控制开关电路。时钟脉冲发生电路产生秒脉冲，计数器完成计时，控制电路控制计时器的启动与置数，译码显示电路显示时间，报警电路完成报警功能。 芯片介绍 本次课程设计的定时报警电路经分析设计，具体电路可由十进制递减计数器、置数控制电路、时钟信号控制电路、译码显示电路和报警电路组成。本次课设选用十进制加减计数器74LS192来完成设计，另外所需的芯片有CD4511译码器、四2输入与门74HC08、六反相器74LS04、555定时器。下面介绍所用的芯片。 6.1、74LS192 74LS192是可预置的双时钟方式的十进制可逆计数器，其部分引脚功能如下： 74LS192引脚图 TCD：借位输出端（低电平有效）； TCU：进位输出端（低电平有效）； CLKD：减计数时钟输入端（上升沿有效）； CLKU：加计数时钟输入端（上升沿有效）； CLEAR：异步清除端； LOAD：异步并行置入控制端（低电平有效）； A～D：并行数据输入端； QA～QD：输出端十进制同步加/减计数器（双时钟）。 其逻辑功能表如表所示 表1 集成计数器40192逻辑功能表 清零 预置 使能 预置数据输入 数据输出 CLEAR LOAD CPU CPD D C B A QD QC QB QA H × × × × × × × L L L L L L × × D C B A D C B A L H ↑ H × × × × 加法计数 L H H ↑ × × × × 减法计数 根据其引脚图、各引脚功能以及功能表可以知道，当 14管脚接低电平，11管脚为高电平时，芯片处于计数工作状态，再给5脚高电平，4脚接脉冲时，脉冲每产生一个上升沿便进行一次减计数。而低位的脉冲由震荡电路产生，低位的借位端接到高位的4脚CPD，于是在低位产生借位时高位便减计数一次，这样就实现了两位十进制减计数功能。 6.2、CD4511 CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码—七段码译码器，特点：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。 CD4511引脚图 CD4511的工作真值表如下表所示： CD4511真值表 其功能介绍如下： BI：4脚是消隐输入控制端，当BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。LT：3脚是测试输入端，当BI=1，LT=0 时，译码输出全为1，不管输入 DCBA 状态如何，七段均发亮，显示“8”它主要用来检测数码管是否损坏。 LE：锁定控制端，当LE=0时，允许译码输出 LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。A1A4:为8421BCD码输入端。 ag：为译码输出端，输出为高电平1有效CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动LED。CD4511 是一片 CMOS BCD—锁存/7 段译码/驱动器，引脚排列如图 2 所示。其中a b c d 为 BCD 码输入，a为最低位。LT为灯测试端，加高电平时，显示器正常显示，加低电平时，显示器一直显示数码“8”，各笔段都被点亮，以检查显示器是否有故障。BI为消隐功能端，低电平时使所有笔段均消隐，正常显示时， B1端应加高电平。另外 CD4511有拒绝伪码的特点，当输入数据越过十进制数9(1001)时，显示字形也自行消隐。LE是锁存控制端，高电平时锁存，低电平时传输数据。a～g是 7 段输出，可驱动共阴LED数码管。另外，CD4511显示