VLSI 4位十进制数字显示的数字频率计.docVIP

4位十进制数字显示的数字频率计 ——大规模集成电路课程设计 学院：信息科学与工程学院 专业：电子科学与技术 姓名：某某 学号：104611018 日期：2011年6月25日 设计要求 设计一个4位十进制数字显示的数字频率计其测量的范围为1~9999KHz。量程分别为10K、100K、1M和10M，即最大读数分别为9.99K、99.9K、999.9K和99999KHZ，要求量程能够自动转换。具体要求： 当读数大于999HZ时，频率计处于超里量程状态，下次测量时，量程自动增大一档； 当读数小于099HZ时，频率计处于超里量程状态，下次测量时，量程自动减小一档； 当超过频率测量范围时，显示器表示溢出； 采用记忆显示方式，即计数过程不显示数据，待计数结束后扌显示测量结果，此结果保持到下一次计数结束显示时间不小于1ns。小数点位置随量程变化自动。 第二章 基本设计原理数字频率计的原理框图主要由4个模块组成，分别是：、计数模块电路、锁存器、译码。?? 当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过进行信号的变换，产生计数信号，被测信号送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。设计系统方框图的划分和结构设计根据数字频率计的系统原理框图，设计系统的顶层电路图所示为锁存器。在信号的上升沿时，立即对模块的输入口的数据锁存到的内部，输出端输出可以译码输出。在这里使用了锁存器，好处是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。计数3个计数器组成，分别为10进制、100进制和9999进制，有一时钟使能en输入，当高电平时允许计数，低电平时禁止计数。为，可以将频率计数的结果译成能在数码管上显示相对应的阿拉伯数字，便于读取测量的结果。为了实现系统功能，存在一个工作时序的问题，设计时需要综合考虑。图3给出了系统的工作时序。图3中CLK是由图1中脉冲发生器产生的频率为1 Hz的标准时钟信号，当en端为高电平时允许计数、低电平时停止计数，在停止计数期间，lock端产生一个上升沿，将计数器在前1 s的计数值锁存器中，并由5个7段译码器将计数结果译出稳定显示。锁存信号之后经过半个CLK周期，clr端产生一个上升沿，对计数器进行清零。为下1 s的计数操作做准备。为了产生这个时序图，首先有一个D触发器构成二分频器，在每次时钟CLK的上升沿到来使其值翻转。D触发器的输出高电平正好是1 s，因此可以作为en端，用来控制计数。而lock信号正好是en端信号的翻转。在计数结束后半个CLK周期，CLK与en都为低电平，这时CLR产生一个上升沿作为清零信号。各模块的VHDL源程序control模块 library ieee; use ieee.std_logic_1164.all; entity control is port(clk:in std_logic; --系统时钟 start:in std_logic; en,clr,lock : out std_logic); end control; architecture a of control is begin p1: process(clk) variable clr1:std_logic; variable en1,clk1:std_logic; begin if clkevent and clk=1 then if start=1then en1:=not en1; else en1:=0; clk1:=0; end if; end if; en=en1; lock=not en1; clk1:=clk or en1; clr=clk1; end process p1; end a; 仿真图形如图3所示 3.2.2 计数模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port(sig,en,clr,lch,start:in std_logic;--sig :待测信号 lch :量程控制 clr:清0信号 overflow:out std_logic;--溢出信号 counter1:out std_logic_vector(3 downto 0); counter2:out std_log