模式可配置的nandflash纠错系统设计与实现-中南大学学报.pdfVIP

第 44 卷第 5 期 中南大学学报(自然科学版)  Vol.44  No.5  2013 年 5 月  Journal of Central South University (Science and Technology)  May 2013  模式可配置的 NAND Flash 纠错系统设计与实现 徐富新，刘应，刘雁群，向超  (中南大学 物理与电子学院，湖南 长沙，410083)  摘要：针对 NAND  flash 存储器设计一种模式可配置的纠错系统的电路结构，该结构可以预防错误位数大于设计 纠错位数的情况发生。提出一种高速并行 BCH 编译码的电路设计方法，并导出一种无需有限域求逆运算的 BM  迭代算法的硬件实现方法。通过复用编码算法电路与译码算法电路，同时结合流水线技术与乒乓操作技术，实现 以较小的硬件资源开销提高纠错系统性能。该纠错系统电路在 EP4CE15E22C8系列 FPGA芯片上实现，并进行测 试分析。测试结果表明：在相同的系统工作频率下，该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍， 而硬件资源开销只增加 1 倍；与传统的 NAND  flash 纠错电路相比，该纠错电路结构相对独立，可移植性强，可 满足多种应用场合的需要。 关键词：Nand flash存储器；纠错电路；可配置模式；BCH码；现场可编程门阵列 中图分类号：TP919.3  文献标志码：A  文章编号：1672−7207(2013)05−1918−08  Design and implementation of mode reconfigurable NAND flash  error correcting system  XU Fuxin, LIU Ying, LIU Yanqun, XIANG Chao  (School of Physics and Electronics, Central South University, Changsha 410083,China)  Abstract:  Mode reconfigurable  error  correcting  circuit  was  presented  for  NAND  flash  memory.  This  circuit  can  effectively avoid larger error bits than the designed error correcting bits. Hereinafter, a circuit design method of parallel  BCH code was brought up, and a kind of BM iterative algorithm hardware implementation was deduced without finite  field inverse operation. Based on the multiplexing technology of the codec  algorithm circuit and combing pipeline  technology with ping­pong operation technology, the performance of the correcting system is improved ingeniously while  the increase of the cost is acceptable. The error correcting system circuit is implemented and tested in the FPGA chip of  the EP3C