BCD七段显示译码器的设计报告.docVIP

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2017-09-05 发布于重庆
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BCD七段显示译码器的设计报告.doc

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BCD七段显示译码器的设计报告

实验二、BCD七段显示译码器的设计实验目的学习利用VHDL语言设计BCD七段显示译码器的方法，掌握BCD七段显示译码器的设计思路：掌握软件工具的使用方法。实验原理 bcd七段显示译码器真值表 1 输入输出数字 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg 字形 0 0 0 0 0 1 1 1 1 1 1 0 0 1 0 0 0 1 0 1 1 0 0 0 0 1 2 0 0 1 0 1 1 0 1 1 0 1 2 3 0 0 1 1 1 1 1 1 0 0 1 3 4 0 1 0 0 0 1 1 0 0 1 1 4 5 0 1 0 1 1 0 1 1 0 1 1 5 6 0 1 1 0 1 0 1 1 1 1 1 6 7 0 1 1 1 1 1 1 0 0 1 0 7 8 1 0 0 0 1 1 1 1 1 1 1 8 9 1 0 0 1 1 1 1 1 0 1 1 9 10 1 0 1 0 1 1 1 0 1 1 1 A 11 1 0 1 1 0 0 1 1 1 1 1 B 12 1 1 0 0 1 0 0 1 1 1 0 C 13 1 1 0 1 0 1 1 1 1 0 1 D 14 1 1 1 0 1 0 0 1 1 1 1 E 15 1 1 1 1 1 0 0 0 1 1 1 F 实验内容 1.用VHDL语言设计BCD七段显示译码器，进行编译、波形仿真及器件编程。（代码一详见附录）产生仿真波形如下： BCD七段显示译码器仿真 1 分析：问：给定的代码驱动的是共阴极还是共阳极的七段数码管显示器？共阴极七段数码管显示器 3-8译码器仿真 1 四、实验心得在实验中，通过BCD七段显示译码器真值表真值表得到BCD七段显示译码器case代码。同理通过8-3译码器真值表修改BCD七段显示译码器case代码得到8-3译码器case代码。附录代码一（BCD七段显示译码器代码）： library ieee; use ieee.std_logic_1164.all; entity bcdym is port (a:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0)); end bcdym; architecture zhang of bcdym is begin process(a) begin case a is when0000=y=0111111; when0001=y=0000110; when0010=y=1011011; when0011=y=1001111; when0100=y=1100110; when0101=y=1101101; when0110=y=1111101; when0111=y=0100111; when1000=y=1111111; when1001=y=1101111; when1010=y=1110111; when1011=y=1111100; when1100=y=0111001; when1101=y=1011110; when1110=y=1111001; when others=y=1110001; end case; end process; end zhang; 代码二（8-3译码器代码）：library ieee; use ieee.std_logic_1164.all; entity bm3_8 is port(a:in std_logic_vector(0 to 2); b:out std_logic_vector(0 to 7)); end bm3_8; architecture zhang of bm3_8 is begin process(a) begin case a is when000=b when001=b when010=b when011=b when100=b when101=b when110=b when others =b end case; end process; end zhang;