XilinxISE13笔记04引脚约束的实现.docx

第四引脚约束和时序约束的实现引脚约束：将顶层设计的逻辑端口和FPGA的物理引脚进行映射，步骤如下：在Design面板下的View的单选按钮，将其从前面的Simulation，切换到Implementation。在Hierarchy面板窗口中，选择top文件名，右击，New Source…出现New Source Wizard窗口，文件类型：Implementation Constraints File，文件名：topFinish，Hierarchy中出现top.ucf文件。在Hierarchy窗口中，选择top，然后在Processes窗口下，选择User Constraints选项，展开，选择I/O Pin Planning(PlanAhead)-Post-Synthesis选项，双击出现ISE Project Navigator对话框，由于已经生成.ucf文件，选择Yes出现对话框，单击OK。出现PlanAhead工具主界面（第一次等很久…），Close。下面准备在PlanAhead软件中实现I/O引脚位置的约束，查板子原理图和引脚约束文件。步骤如下：对应每个信号行，在Site栏下，分别输入FPGA引脚的名字，然后在I/O Std栏下，输入LVCOMS33，作为设计中所有I/O引脚的标准。注意：也可以采用下面的方法，约束I/O引脚的位置。如下图，在I/O Ports窗口中选中需要约束的端口，然后用鼠标将其拖拽到Package窗口所显示器件的相应的封装的位置，如此重复，知道为顶层设计的每个端口都分配了FPGA的引脚位置。然后为每个引脚分配I/O Std为LVCMOS33。当在FPGA映射了相应的位置后，在工具栏选择放大按钮，可以在所分配FPGA引脚内看到“-||-”符号。保存，退出PlanAhead工具界面在Hierarchy窗口中，选择top.ucf文件，然后在Processes窗口中，选择User Constraints，展开，双击Edit Constraints(Text)选项。时序约束的实现：这部分内容是可选的，在不是高性能的或者对时序要求很苛刻的地方，不需要进行时序约束的实现。下面是实现时序约束的步骤：在Hierarchy窗口选择top模块，然后在Processes面板窗口下，选择User Constraints，展开，双击Create Timing Constraints选项。打开时序约束编辑器界面。在主界面的Constraint Type 窗口下，选择并展开Timing Constraints，用鼠标单击击Clock Domains选项。在Unconstrained Clocks窗口中，选择clk，并用鼠标双击该选项。在Time中输入10ns选择并展开Timing Constraints，选择outputs。出现如下图选中counter0到counter2，右击，选择Create Time Group.出现下图所示界面，在Time group name的右边输入counter_group作为组的名字，单击OK当出现对话框时，选择Yes，创建OFFSET。出现Create Clock to Pad界面，接受默认设置，选择Create按钮。保存设置，并关闭时序约束器界面按照前面的步骤，用文本编辑器打开top.ucf文件，在ucf文件中，添加了时序约束。