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4、LOOP语句 格式1： [标号:] for 循环变量 in 范围 loop 顺序语句； end loop [标号]； 注意： “循环变量”为临时变量，不必事先声明；不能被赋值；在loop语句中不能有与之重名的标识符。 循环范围的写法：“初值 to 终值”或“初值 downto 终值”。 P117例5.2.9 格式2： [标号:] while 循环条件 loop 顺序语句； end loop [标号]； 功能：当循环条件为true时，执行循环体；否则跳出循环体。 P119例5.2.11 5、WAIT语句 格式：wait until 条件表达式； 功能：当条件表达式中有信号变化，并且条件表达式为“true”时，启动进程。 注意：已列出敏感信号的进程中，不能用wait语句。 检测时钟上升沿的方法：（如何使用if描述？） wait until clk=‘1’； wait until rising_edge(clk)； wait until clk’event and clk=‘1’ ； wait until not clk’stable and clk=‘1’； 如何描述下降沿？ 五、《并行语句》 进程语句 并行信号赋值语句 并行子程序调用语句 元件例化语句 1、 进程语句 格式：[进程标号:] process（敏感信号表） [说明语句]； begin 顺序语句； end process [进程标号]； “说明语句”：对进程中的局部量(变量、常数、子程序)进行定义。 进程启动条件 ：敏感信号表中有信号变化时。 ★进程的特点： （1）进程为无限循环，它有两个状态（启动、等待）：当敏感信号发生变化时进程启动，执行完成后挂起，等待下一次启动。 （2）一个结构体可包含多个进程，各进程之间是并行的，进程内部的语句顺序执行。（3）变量不能将值带出进程；进程之间通过信号传输来传递数据。 P80例：四选一总线选择器（每条总线为8位） P130例6.1.4 异步复位 2、并行信号赋值语句 赋值目标必须是信号或端口。 信号赋值语句出现在结构体中，为并行语句；出现在进程和子程序中，为顺序语句。 1、简单信号赋值语句：信号=表达式； 执行条件：赋值符号的右边发生变化。 2、条件信号赋值语句： 信号=值1 when 条件1 else 值2 when 条件2 else 。。。 值n when 条件n else 值n+1； 功能：由上到下依次检测各条件，直到有条件为真，执行相应的赋值语句；若所有条件都不满足，则将最后一个值赋给信号。 执行条件：赋值符号的右边发生变化。 P135例6.3.1（四选一数据选择器） 3、选择信号赋值语句： with 表达式 select 信号 = 值1 when 选择值1， 值2 when 选择值2， 。。。 。。。 。。。 值n when 选择值n， [值n+1 when others]； 注意： 各“选择值”不允许重叠（同case语句）。 必须列出所有可能的“选择值”，否则需加上“when others”（同case语句）。 启动条件：每当“表达式”变化时。 P136例6.3.2 （四选一数据选择器） 六、《Verilog HDL》 Verilog模块的组成 1、“端口信息” ： module 模块名（端口名表）； input[位宽] 输入端口名； output[位宽] 输出端口名； reg[位宽] 寄存器型变量名； 2、功能描述： if语句 case语句 这两种语句是最常用的，它们要放在always语句中。 格式： if(条件1) 语句1； else if(条件2) 语句2； …… else 语句； if语句 P264例10.3.3 case语句 格式： case (表达式) 选择值1：语句1； 选择值2：语句2； 选择值3：语句3； …… default：语句n； endcase P265例10.3.4 练习 P126第6题 * 一、《概述》 1、EDA（电子设计自动化） 2、常用的PLD（可编程逻辑器件）： CPLD（复杂可编程逻辑器件） FPGA（现场可编程门阵列） 3、主要厂家：altera、xilinx。 设计方法比较 EDA设计流程：