第8章_VHD状态机设计与应用.pptVIP

8.4.1 直接输出型编码 将状态编码直接输出作为控制信号，每一位的编码都赋予了实际的控制功能。即：SIGNAL SOUT: STD_LOGIC_VECTOR(4 DOWNTO 0); START=SOUT(4); ALE=SOUT(3); OE=SOUT(2); LOCK=SOUT(1); 将状态编码直接输出作为控制信号，要求对状态机各状态的编码作特殊的选择，以适应控制时序的要求。这种状态机称为状态码直接输出型状态机。 【例8-8】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTIY ADC0809 IS PORT (D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --来自0809转换好的8位数据 CLK,RST : IN STD_LOGIC; --状态机工作时钟和系统复位控制 EOC : IN STD_LOGIC; --状态转换指示，低电平表示正在转换 ALE : OUT STD_LOGIC; --8个模拟信号通道地址锁存信号 START,OE : OUT STD_LOGIC; --转换启动信号和数据输出三态控制信号 ADDA, LOCK_T : OUT STD_LOGIC; --信号通道控制信号和锁存测试信号 Q ： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ADC0809; ARCHITECTURE behav OF ADC0809 IS SIGNAL cs,SOUT: STD_LOGIC_VECTOR(4 DOWNTO 0); CONSTANT s0 : STD_LOGIC_VECTOR(4 DOWNTO 0):=“00000”; CONSTANT s1 : STD_LOGIC_VECTOR(4 DOWNTO 0):=“11000”; CONSTANT s2 : STD_LOGIC_VECTOR(4 DOWNTO 0):=“00001”; CONSTANT s3 : STD_LOGIC_VECTOR(4 DOWNTO 0):=“00100”; CONSTANT s4 : STD_LOGIC_VECTOR(4 DOWNTO 0):=“00110”; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN Q=REGL; ADDA=‘0’; PROCESS(cs,EOC) BEGIN IF RST=‘1’ THEN cs=s0; ELSIF CLK’EVENT AND CLK=‘1’ THEN CASE cs IS WHEN s0 = cs = s1; SOUT=s0; WHEN s1 = cs = s2; SOUT=s1; WHEN s2 = SOUT=s2; IF (EOC=‘1’) THEN cs=s3; ELSE cs=s2; END IF; WHEN s3 = cs = s4; SOUT=s3; WHEN s4 = cs = s0; SOUT=s4; WHEN OTHERS = cs = s0; SOUT=s0; END CASE; END IF; END PROCESS; LATCH1: PROCESS (SOUT(1),D) BEGIN IF SOUT(1)=‘1’ AND SOUT(1)’EVENT THEN REGL=D; END IF; END PROCESS LATCH1; LOCK_T=SOUT(1); START=SOUT(4); ALE=SOUT(3); OE=SOUT(2); END behav; 【例8-9】其他编码方式：用状态机编码属性语句定义各状态编码 ARCHITECTURE behav OF ADC0809 IS type STAT is (s0,s1,s2,s3,s4); attribute enum_encoding : string; attribute enum_encoding of STAT : type is “00000 11000 00001 00100 00110”; SIGNAL cs, next_state: STAT; 优点：速度快，无毛刺现象。 缺点：程序可读性差，用于状态译码的组合逻辑资源较多，难以有效控制非法状态。 8.4.2 顺序编码 顺序编码：将状态用二进制数值顺序表示。 优点：用的触发器数量少，非法状态少。 缺点：