可编程中断控制器In的tel 8259A.pptVIP

7.5 可编程中断控制器Intel 8259A ;8259A引脚及功能示意图 28个DIP封装 8个中断源输入 8个数据线 1位片内地址线 3条控制线 4条级联线 2条中断响应请求线 2条电源线 ;8259A引脚及功能结构 与中断源有关（14个） IR7?IR0：外部中断源输入引脚 INT：中断请求输出引脚，接8086CPU的INTR ：中端响应输入引脚，接8086CPU的 CAS0 ?CAS2：级联选择线 SP/EN：级联控制线 ;8259A引脚及功能结构 与CPU有关（12个） D7?D0：8位数据传送线INT：中断请求输出引脚， RD、WR：读/写控制线 CS：片选控制线 A0：片内地址线 ;7.5.2 8259A的内部结构及外部引脚 1．8259A的内部结构 ; 中断请求寄存器IRR(Interrupt Request Register)，8位，接受并锁存来自IR0～IR7的中断请求信号，当IR0～IR7上出现某一中断请求信号时，IRR对应位被置1；中断屏蔽寄存器IMR(Interrupt Mask Register)，8位，若IRR中记录的各级中???中有任何一级需要屏蔽，只要将IMR的相应位置1即可，未被屏蔽的中断请求进入优先权判别器；中断服务寄存器ISR(In-Service Register)，8位，保存当前正在处理的中断请求，例如，如果ISR的D2=1，表示CPU正在为来自IR2的中断请求服务；优先权判别器PR(Priority Resolver)能够将各中断请求中优先级最高者选中，并将ISR中相应位置1。若某中断请求正在被处理，8259A外部又有新的中断请求，则由优先权判别器将新进入的中断请求和当前正在处理的中断进行比较，以决定哪一个优先级更高。若新的中断请求比正在处理的中断级别高，则正在处理的中断自动被禁止，先处理级别高的中断，由PR通过控制逻辑向CPU发出中断申请INT。 ; 数据总线缓冲器是8259A与系统之间传送信息的数据通道。 读/写控制逻辑包含了初始化命令字寄存器和操作命令字寄存器。其功能是确定数据总线缓冲器中数据的传输方向，选择内部的各命令字寄存器。当CPU发读信号时将8259A的状态信息放到数据总线上；当CPU发写信号时，将CPU发来的命令字信息送入指定的命令字寄存器中。 级联缓冲/比较器用来存放和比较在系统中用到的所有8259A的级联地址。主控8259A通过CAS0、CAS1和CAS2发送级联地址，选中从控8259A。 ; 2．8259A的外部引脚 8259A采用28脚双列直插封装形式，如图7.22所示。 CS：片选信号，输入，低电平有效，来自地址译码器的输出。只有该信号有效时，CPU才能对8259A进行读/写操作。 WR：写信号，输入，低电平有效，通知8259A接收CPU从数据总线上送来的命令字。 RD：读信号，输入，低电平有效，用于读取8259A中某些寄存器的内容(如IMR、ISR或IRR)。 ; D7?D0：双向、三态数据线，接系统数据总线的D7?D0，用来传送控制字、状态字和中断类型号等。 IR7?IR0：中断请求信号，输入，从I/O接口或其他8259A(从控制器)上接收中断请求信号。在边沿触发方式中，IR输入应由低到高，此后保持为高，直到被响应。在电平触发方式中，IR输入应保持高电平。 INT：8259A向CPU发出的中断请求信号，高电平有效，该引脚接CPU的INTR引脚。 INTA：中断响应信号，输入，接收CPU发来的中断响应脉冲以通知8259A中断请求已被响应，使其将中断类型号送到数据总线上。 ; CAS0?CAS2：级联总线，输入或输出，用于区分特定的从控制器件。8259A作为主控制器时，该总线为输出，作为从控制器时，为输入。 SP/EN：从片/允许缓冲信号，输入或输出，该引脚为双功能引脚。在缓冲方式中(即8259A通过一个数据总线收发器与系统总线相连)，该引脚被用做输出线，控制收发器的接收或发送；在非缓冲方式中，该引脚作为输入线，确定该8259A是主控制器(SP/EN＝1)还是从控制器(SP/EN＝0)。8259A的级联方式如图7.23所示。 ;7.5.3 8259A的工作过程 ⑴初始化工作过程 8259初始化是由CPU发送2-4个初始化命令字ICW来实现的。 ⑵接受外设中断请求 初始化后8259进入正常工作状态。当外部中断源通过IRn引脚向8259发出有效中断请求时，8259会自动将其