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2017-10-15 发布于重庆
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实验三七段译码显示.doc

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实验三七段译码显示

河北科技大学实验报告 12级电信专业 123班学号Z120701306 15年6月3日姓名张娟同组人指导教师于国庆实验名称实验三七段译码显示成绩实验类型设计型批阅教师一、实验目的（1）掌握VHDL语言的行为描述设计时序电路。（2）掌握FPGA动态扫描显示电路设计方法。16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。三、实验内容及步骤 1．打开MUXPLUS II VHDL编辑器，完成七段译码显示的设计。包括VHDL程序输入、编译、综合。实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.All; ENTITY qiduanyima IS PORT ( CLK: IN STD_LOGIC; A: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; B: IN STD_LOGIC_VECTOR(15 DOWNTO 0) ; C: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END qiduanyima; ARCHITECTURE simple OF qiduanyima IS BEGIN PROCESS (CLK) VARIABLE Q : INTEGER RANGE 0 TO 5; VARIABLE COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1 THEN Q:=Q+1; CASE Q IS WHEN 1 = A(3 DOWNTO 0)= 1000; WHEN 2 = A(3 DOWNTO 0)= 0100; WHEN 3 = A(3 DOWNTO 0)= 0010; WHEN 4 = A(3 DOWNTO 0)= 0001; WHEN OTHERS = NULL; END CASE; CASE Q IS WHEN 1 =COUNT(3 DOWNTO 0):=B(3 DOWNTO 0); WHEN 2 =COUNT(3 DOWNTO 0):=B(7 DOWNTO 4); WHEN 3 =COUNT(3 DOWNTO 0):=B(11 DOWNTO 8); WHEN 4 =COUNT(3 DOWNTO 0):=B(15 DOWNTO 12); WHEN OTHERS = NULL; END CASE; IF Q = 5 THEN Q := 0; END IF; END IF; CASE COUNT IS WHEN 0000 = C(6 DOWNTO 0) = 0111111 ; WHEN 0001 = C(6 DOWNTO 0) = 0000110 ; WHEN 0010 = C(6 DOWNTO 0) = 1011011 ; WHEN 0011 = C(6 DOWNTO 0) = 1001111 ; WHEN 0100 = C(6 DOWNTO 0) = 1100110 ; WHEN 0101 = C(6 DOWNTO 0) = 1101101 ; WHEN 0110 = C(6 DOWNTO 0) = 1111101 ; WHEN 0111 = C(6 DOWNTO 0) = 0000111 ; WHEN 1000 = C(6 DOWNTO 0) = 1111111 ; WHEN 1001 = C(6 DOWNTO 0) = 1101111 ; WHEN 1010 = C(6 DOWNTO 0) = 1110111 ; WHEN 1011 = C(6 DOWNTO 0) = 1111100 ; WHEN 1100 = C(6 DOWNTO 0) = 0111001 ; WHEN 1101 = C(6 DOWNTO 0) = 1011110 ; WHEN 1110 = C(6 DOWNTO 0) = 1111001 ; WHEN 1111 = C(6 DOWNTO 0) = 1110001 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE simple; 2、建立仿真波形文件，使用 MAXPLUS II Simulator功能进行功能仿真。仿真结果如下： 3、目标器件选择与管脚锁定并重新编译、综合、适配。 FPGA型号：EP1K100