第五节 系统循环码及编译码电路.pptVIP

第五节 系统循环码的编译码电路 一、除法电路 系统循环码的编码是将信息多项式m(x)乘以xn-k，再除以生成多项g(x)，把所得余式r(x)与xn-km(x)模2加，便得到码字c(x)=xn-km(x)+r(x)。译码时用接收码字去除以生成多项式g(x)，判余式是否为零。由此可见，无论编码还是译码，都要进行多项式的除法运算，求余式。 n – k级编码器有两种：一种是g(x)的乘法电路；另一种是g(x)的除法电路。前者主要利用方程式C(x) = m(x)g(x)进行编码，但这样编出的码为非系统码，而后者是系统码编码器中常用的电路，这里我们只介绍系统码的编码电路。 二元域上多项式的除法运算，可以用多项式运算，也可以用与多项式对应的二进制序列运算。 例如： 生成多项式g(x)=x3+x+1生成（7,4）系统循环码时，对信息多项式m(x)=x3+ x2 + x+1的编码和对它生成的码字进行译码的除法运算用可以二进制序列计算。 由生成多项式g(x)=1 * x3+0 * x2+1* x+1得到除数：1 0 1 1； 由信息多项式m(x)= 1 * x3+1 * x2+1* x+1得到被除数：1 1 1 1； 在运算中，当被除数或中间余数的位数不小于除数位数n-k+1时，若被除数或中间余数的最高位为1，则商取1，同时将被除数或中间余数的前面n-k+1位与除数的n-k+1位模2加，得另一中间余数； 若被除数或中间余数的位数不小于除数位数n-k+1，但最高位为0，则商取0，同时将被除数或中间余数的前面n-k+1位模2加与除数的n-k+1个0位，得新的中间余数，直到最高位是1，重复前面运算过程；当中间余数位数等于n-k时，运算结束，这个中间余数就是最后的余数。 多项式的除法运算，还可以用反馈移位寄存器实现。当除式g(x)为n-k次多项式时，完成除法运算的电路见图3-3，称为除法电路。只要除式g(x)被确定，与它对应的除法电路也唯一地被确定。 二、系统循环码的译码电路 按照图3-3，当g(x)=x3+x+1时可以构成图3-4所示的除法电路。这种除法电路的被除数从移位寄存器的低端输入，所以称它为低端输入除法电路。被除数为1111111，它在低端输入除法电路中的运算过程如表3-5所示。 该除法电路完成的除法运算，与前面竖式所做的除法运算一样。前三个移位节拍，将被除数的高三位逐位移入移位寄存器，因为这是被除数的位数小于n-k+1=4，高端始终输出为0。从第4个节拍开始，移位寄存器的高端开始输出商，寄存器中则留下运算过程的中间余数的高三位。到第七个节拍时，被除数全部输入电路，三个寄存器中留下最后的余数0 0 0。 综上可知，当被除数是n位二进制数时，低端输入除法电路要经过n次移位运算得到最后余数。如果接收端按生成多项式g(x)构成低端输入除法电路，并把从信道中接收的码字按接收节拍逐位送入除法电路，那么当n位码元接收完后，除法电路中寄存器状态便是接收码字除以生成多项式之后的余式，即伴随式。这时，低端输入除法电路完成了译码运算。 从理论上讲，低端输入除法电路也可以完成编码除法运算。这时被除数为1111000，电路除法运算过程如表3-6所示。 综上可知，当被除数是n位二进制数时，低端输入除法电路要经过n次移位运算得到最后余数。如果接收端按生成多项式g(x)构成低端输入除法电路，并把从信道中接收的码字按接收节拍逐位送入除法电路，那么当n位码元接收完后，除法电路中寄存器状态便是接收码字除以生成多项式之后的余式，即伴随式。这时，低端输入除法电路完成了译码运算。 综上可知，当被除数是n位二进制数时，低端输入除法电路要经过n次移位运算得到最后余数。如果接收端按生成多项式g(x)构成低端输入除法电路，并把从信道中接收的码字按接收节拍逐位送入除法电路，那么当n位码元接收完后，除法电路中寄存器状态便是接收码字除以生成多项式之后的余式，即伴随式。这时，低端输入除法电路完成了译码运算。 三、系统循环码的编码电路 图3-5为g(x)=x3+x+1对应的高端输入除法电路，它仍由生成多项式g(x)唯一地确定。 如果被除数为信息序列1111，即m(x)=x3+x2+x+1，当信息序列送入该除法电路时，除法电路的运算过程如表3-7所示。这时电路经过四次移位运算得到余式111。 比较表3-6和表3-7，低端输入除法电路先要将被除数逐位移入n-k个移位寄存器，在第n-k+1个节拍，才从电路高端输出商的第一位。而高端输入除法电路的被除数从高端输入，第一个节拍就可以从高端的模2加法器输出商，相当于把运算提前了n-k个节拍，因此只要k个节拍就完成运算。另外，低端输入除法电路和高端输入除法电路在运算原理上时