恢复余数法定点原码一位除法器的设计教案.doc

沈阳航空航天大学 课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：恢复余数法定点原码一位除法器的设计 院（系）： 专 业： 班 级： 学 号： 姓 名： 指导教师： 完成日期：2016年1月16日  目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 1 1.3 设计环境 3 第2章 详细设计方案 4 2.1 顶层方案图的设计与实现 4 2.1.1创建顶层图形设计文件 4 2.1.2器件的选择与引脚锁定 5 2.1.3编译、综合、适配 6 2.2 功能模块的设计与实现 7 2.2.1寄存器模块的设计与实现 7 2.2.2数据选择器模块的设计与实现 9 2.2.3补码器模块的设计与实现 14 2.2.4加法器模块的设计与实现 15 2.2.5移位寄存器模块的设计与实现 18 2.3 仿真调试 21 第3章 编程下载与硬件测试 24 3.1编程下载 24 3.2 硬件测试及结果分析 24 参考文献 25 附 录（电路原理图） 26 第1章 总体设计方案 1.1 设计原理 定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。该算方法要求加法器的位数为除数位数的两倍。另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。若减得的差为0或为正值时，就没有恢复余数的操作，上商为1，余数左移一位。 运算规则： 首先被除数减去除数，然后结果的符号[–Y]补求和，判断结果正负，决定上商0还是上商1； 加法器 B：若加法器A中的结果为负，将结果加除数Y，恢复余数； 移位寄存器: 移位寄存器：实现移位功能，将被除数左移； 商移位寄存器：寄存每一次计算所得的商，依次左移得到最终结果商。 课程设计的思路为： 图1.1 恢复余数法除法器的原理框图 1.3 设计环境 （1）硬件环境 伟福COP2000型计算机组成原理实验仪 （2）EDA环境 Xilinx Foundation F3.1 设计工具、COP2000仿真软件。 第2章 详细设计方案 2.1 顶层方案图的设计与实现 设计采用自上而下的设计方法，顶层方案图实现恢复余数法定点原码一位除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于FPGA XV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到FPGA XV200指定的引脚上去，实现芯片的引脚锁定。 2.1.1创建顶层图形设计文件 顶层图形文件主要由三个寄存器模块（U2、U5、U7）、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整的设计实体。可利用Xilinx Foundation F3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。 图2.1 顶层图形文件结构图 2.1.2器件的选择与引脚锁定 （1）器件的选择 由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和FPGA XV200实验板，故采用的目标芯片为Xlinx FPGA XV200可编程逻辑芯片。 （2）引脚锁定 。.1.3编译、综合、适配 利用Xilinx FoundationF3.1编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。 2.2 功能模块的设计与实现 定点原码一位除法器（恢复余数）的底层图形文件是由10个模块组装而成的一个完整的设计实体。可利用Xilinx Foundation F3.1 ECS模块实现底层图形文件的设计，底层模块包括三个寄存器模块、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块，由Xilinx FPGA XV200可编程逻辑芯片分别实现。 2.2.1寄存器模块的设计与实现 (1)创建寄存器原理图 内部主要用到D触发器，当上升沿到来时，输出与D端相同值，下降沿时，保持数值不变，实现寄存功能。其原理图如图2.2所示。 图2.2 寄存器原理图 (2)创建元件图形 为了能在图形编辑器（原理图设计输入方式）中调用此芯片，需要为A1 芯片创建一个元件图形，可用Xilinx Foundation F3.1编译器的Create Symbol模 块实现，CLOCK为控制端,B0~B5为