EDA四路电子抢答器方案设计书报告.doc

《EDA技术应用》 课程设计报告 专 业： 通信工程 班 级： 09301 姓 名： 张 虎 指导教师： 2013年 5 月 22 日 目录 一、设计任务 1 二、设计方案 2 三、设计内容及程序 3 （一）抢答鉴别及锁存模块 3 （二）计分模块 5 （三）计时模块 6 （四）译码显示模块 7 （五）分频模块 8 （六）抢答器的顶层原理图设计 9 四、总结 10 五、心得与体会 10 六、参考文献 11 一、设计任务 进一步掌握QUARTUSⅡ软件的使用方法； 会使用VHDL语言设计小型数字电路系统； 掌握应用QUARTUSⅡ软件设计电路的流程； 掌握电子抢答器的设计方法。 （二）设计要求 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加10分，答错一次减1分。 （5）具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并显示规范组别。 二、设计方案 系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号CLR，系统时钟信号CLK，计分复位端CLR，加分按钮端ADD，计时使能端EN；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LED_A、LED_B、LED_C、LED_D表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（分频模块，输出显示模块）。 系统组成框图 三、各模块设计 （一）抢答鉴别及锁存模块 抢答队伍共分为四组A,B,C,D。当主持人按下STA键后，对应的START指示灯亮，四组队伍才可以按抢答键抢答，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为‘1’得出抢答成功的组别1，2，3或4组，将组别号输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到STATES[3..0]端锁存，等待输出到计分和显示单元。同时RING端在有成功抢答的情况下发出警报。其模块如下： 抢答鉴别模块 1抢答鉴别及锁存源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qdjb is port(STA,RST:in std_logic; A,B,C,D:in std_logic; A1,B1,C1,D1,START:out std_logic; STATES:out std_logic_vector(3 downto 0)); end qdjb; architecture one of qdjb is signal sinor,ringf,tmp,two:std_logic; begin sinor=(A XOR B) XOR (C XOR D); two=A and B; process(A,B,C,D,RST,tmp) begin if RST=1 then tmp=1; A1=0; B1=0; C1=0; D1=0;START=0;STATES=0000; elsif tmp=1 then if STA=1 then START=1; if (A=1AND B=0AND C=0AND D=0 ) then A1=1; B1=0; C1=0; D1=0; STATE