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项目8：实用表决系统的设计 8.3数字系统设计的分析方法 数字系统是运用数字电子技术实现某种信息处理的电路。数字系统的方法有多种，这里主要介绍基于FPGA/CPLD的小型数字系统的设计方法。它是根据给定的技术要求（或功能），编写相应的VHDL程序，再选择若干功能部件来构成一个小型数字系统。 8.3.1 小型数字系统的组成 小型数字系统的组成 1．输入电路 输入电路的主要功能是将被测或被控系统的输入信号进行必要的变换或处理，以适应数据处理电路的要求。如各种传感器、A/D转换器、输入接口电路、波形变换电路等。 2．FPGA/CPLD FPGA/CPLD都是可编程逻辑器件，是整个数字系统的神经中枢。它包含了数据处理电路和控制电路。 数据处理电路的主要功能是在控制信号作用下，把接收到的信号，按一定模式进行逻辑判断和数字运算，并及时把结果送至输出电路，同时把有关信号返回控制电路。如各种逻辑运算电路和各类存储记忆电路等。 控制电路其主要作用是提供系统所需的各种控制信号，统一指挥各部分协调动作。如时钟振荡器和各种控制门电路等。 3．输出电路 输出电路的主要作用是将数据处理电路的结果在进行必要的变换和处理，使之符合待测和被控系统的要求。如D/A转换器、输出接口电路、驱动电路和执行机构等。 小型数字系统的设计步骤 1．分析设计任务书，确定总体方案 作为数字系统的设计任务书，一般都必须简明扼要，有时只有功能要求和主要的技术指标。因此，在进行系统设计前必须仔细分析设计任务书，以便充分理解所设计系统的逻辑要求。在此基础上可以用几个方框图来表示系统的总体组成，并以简要的文字说明系统总体概貌，主要部分的逻辑操作要求及任务。 2．子系统设计 在明确逻辑要求和确定系统的总体方案后，可以将整个系统划分成若干个较简单的子系统，从而使一个复杂的逻辑系统设计，变为较简单的子系统设计。在进行子系统设计时，要明确各子系统的作用和任务，一般可以按照组合逻辑电路和时序逻辑电路设计的方法进行子系统的设计。需要指出的是，在选择不同的VHDL语句进行子系统设计时，编写的程序可能不同，这就要在设计时进行比较，选择一个最合理的方案。 3．各子系统之间的连接完成总体设计 子系统设计完毕后，要把各子系统连接成一个完整的数字系统，以保证各部分输入、输出的逻辑功能得以实现时序上的协调一致。 8.1 LOOP语句及其应用 LOOP语句就是循环语句，它可以使所包含的一组顺序语句被循环执行，其执行次数可由设定的循环参数决定，循环的方式由 NEXT和EXIT语句来控制。LOOP语句有三种格式： (1) 格式一：无限 loop 语句 [标号]：LOOP 顺序处理语句 EXIT标号; END LOOP; VHDL重复执行 loop 循环内的语句， 直至遇到 exit 语句结束循环。 例： L2: loop a:=a+1; exit L2 when a 10; end loop L2; …… (2) 格式二：FOR_LOOP ［标号］：FOR循环变量 IN 循环次数范围 LOOP --重复次数已知 顺序处理语句 END LOOP [标号]； 特点： ① 循环变量是 loop 内部自动声明的局部量， 仅在 loop 内可见；不需要指定其变化方式。 ② 离散范围必须是可计算的整数范围： 整数表达式 to 整数表达式 整数表达式 downto 整数表达式 例： ASUM： FOR i IN 1 TO 9 LOOP sum= sum +1； END LOOP ASUM； (3)格式三：WHILE_LOOP ［标号］：WHILE循环次数范围LOOP --重复次数未知 顺序处理语句 END LOOP [标号]； 在该语句中，如果条件为真，则进行循环，否则结束循环. 循环变量 i 需事先定义、赋初值，并指定其变化方式。一般综合工具(如MAX+PLUSII)不支持 while_loop 语句。 例：sum：=0 abcd：WHILE (I10) LOOP sum：=I+sum； I：=I+1； END LOOP abcd； 8.2.1 NEXT语句 在LOOP语句中用NEXT语句有条件或无条件跳出循环。 格式： NEXT