本文介绍了数字集成路设计中静态时序分析（StaticTiming.PDF

摘要： 本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和 形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分 析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys 公司的PrimeTime 进行静态时序分析，用Formality 进行形式验证。由于它们都是 基于Tcl （Tool Command Language）的工具，本文对Tcl 也作了简单的介绍。 关键词： 静态时序分析 形式验证 PrimeTime Formality Tcl 目 录 第一章 绪论 ……………………………… 1.1 静态时序分析 1.2 时序验证技术 第二章 PrimeTime 简介 ………………………………(3) 2.1 PrimeTime 的特点和功能 2.2 PrimeTime 进行时序分析的流程 2.3 静态时序分析中所使用的例子 2.4 PrimeTime 的用户界面 第三章 Tcl 与pt_shell 的使用 ………………………………(6) 3.1 Tcl 中的变量 3.2 命令的嵌套 3.3 文本的 用 3.4 PrimeTime 中的对象 3.4.1 对象的概念 3.4.2 在PrimeTime 中使用对象 3.4.3 针对collection 的操作 3.5 属性 3.6 查看命令 第四章 静态时序分析前的准备工作 ………………………………(12) 4.1 编译时序模型 4.1.1 编译Stamp Model 4.1.2 编译快速时序模型 4.2 设置查找路径和链接路径 4.3 读入设计文件 4.4 链接 4.5 设置操作条件和线上负载 4.6 设置基本的时序约束 4.6.1 对有关时钟的参数进行设置 4.6.2 设置时钟－门校验 4.6.3 查看对该设计所作的设置 4.7 检查所设置的约束以及该设计的结构 第五章 静态时序分析 ………………………………(18) 5.1 设置端口延迟并检验时序 5.2 保存以上的设置 5.3 基本分析 5.4 生成path timing report 5.5 设置时序中的例外 5.6 再次进行分析 第六章 Formality 简介 ………………………………(22) 6.1 Formality 的基本特点 6.2 Formality 在数字设计过程中的应用 6.3 Formality 的功能 6.4 验证流程 第七章 形式验证 ………………………………(27) 7.1 fm_shell 命令 7.2 一些基 概念 7.2.1 Reference Design 和Implementation Design 7.2.2 container 7.3 读入共享技术库 7.4 设置Reference Design 7.5 设置Implementation Design 7.6 保存及恢复所作的设置 7.7 验证 第八章 对验证失败的设计进行 Debug ………………………………(32) 8.1 查看不匹配点的详细信息 8.2 诊断程序 8.3 逻辑锥 8.3.