数字系统设计veriloghdl1~2.pptVIP

* * 概述 Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别包括： ? 系统级(system):用高级语言结构实现设计模块的外部性能的模型。 ? 算法级(algorithm):用高级语言结构实现设计算法的模型。 ? RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理、控制这些数据流动的模型。 以上三种都属于行为描述，只有RTL级才与逻辑电路有明确的对应关系。 ? 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。 ? 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。 西安电子科技大学 雷达信号处理国防科技重点实验室 * * Verilog HDL行为描述语言具有以下功能： ? 可描述顺序执行或并行执行的程序结构。 ? 用延迟表达式或事件表达式来明确地控制过程的启动时间。 ? 通过命名的事件来触发其它过程里的激活行为或停止行为。 ? 提供了条件如if-else、case、循环程序结构。 ? 提供了可带参数且非零延续时间的任务(task)程序结构。 ? 提供了可定义新的操作符的函数结构(function)。 ? 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 ? Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。 概述 西安电子科技大学 雷达信号处理国防科技重点实验室 * * 概述 因其结构化的特点又使它具有以下功能： 提供了一套完整的表示组合逻辑的基本元件的原语(primitive); 提供了双向通路（总线）和电阻器件的原语; 可建立MOS器件的电荷分享和电荷衰减动态模型。 西安电子科技大学 雷达信号处理国防科技重点实验室 * * 2.1 Verilog 模块的基本概念 下面先介绍几个简单的Verilog HDL 程序，从中了解Verilog模块的特性 【例 2.1】 module muxtwo (out, a, b, sl); input a,b,sl; output out; reg out; always @(sl or a or b) if (! sl) out = a; else out = b; endmodule 西安电子科技大学 雷达信号处理国防科技重点实验室 a b sl out * * 2.1 Verilog 模块的基本概念 MUX（多路选择器）的行为可以描述为：只要信号a或b或sl发生变化，如果sl为0则选择a输出；否则选择b输出。 这个行为的描述并没有说明如果输入 a 或 b是三态的（高阻时）输出应该是什么，但有具体结构的真实电路是有一定的输出的。 没有考虑延时问题 西安电子科技大学 雷达信号处理国防科技重点实验室 * * 2.1 Verilog 模块的基本概念 【例2.2】 西安电子科技大学 雷达信号处理国防科技重点实验室 module twomux (out, a, b, sl); input a, b, sl; output out; not u1 (nsl, sl ); and #1 u2 (sela, a, nsel); and #1 u3 (selb, b, sl); or #2 u4 (out, sela, selb); endmodule a b sl selb sela nsel MUX的结构级描述，采用Verilog基本单元(门)描述。描述中含有传输延时。 * * 2.1 Verilog 模块的基本概念 【例 2.3】 module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule 西安电子科技大学 雷达信号处理国防科技重点实验室 这个