vhdl+(CPLD)交通灯.docVIP

西安文理学院机械电子工程系 课程设计报告 课 程 CPLD/FPGA技术及应用交通灯控制器 一、设计目的 用VHDL语言设计一个十字交叉路口的交通灯，要求主干道和支道吃持续的时间各不相同，并能够用倒计时的形式显示。 二、设计要求和设计有一条主干道和一条支干道的汇合点形成十字交叉路口，主干道为东西向，支干道为南北向。为确保车辆安全，迅速地通行，在交叉道口的每个入口处设置了红、绿、黄3色信号灯（利用LED显示灯表示交通状态）。 要求： （1）主干道绿灯亮时，支干道红灯亮，反之亦然，两者交替允许通行，主干道每次放行35s，支干道每次放行25s。每次由绿灯变为红灯的过程中，亮光的黄灯作为过渡，时间为5s。 （2）利用七段数码显示器，实现正常的倒计时显示功能。 （3）能实现总体清零功能：计数器由初始状态开始计数，对应状态的指示灯亮。 （4）能实现特殊状态的功能显示：进入特殊状态时，东西、南北路口均显示红灯状态。设计要求本由VHDL语言编程实现，分模块相连组成交通灯控制系统。 图1交通灯控制器原理图 交通灯控制器原理框图如图1所示，包括置数模块、计数模块、主控制器模块和译码器模块。置数模块将交通灯的点亮时间预置到置数电路中，计数模块以秒为单位倒计时，当计数值减为零时，主控电路改变输出状态，电路进入下一个状态的倒计时。其中，核心部分是主控制模块。（1）控制器模块设计依设计要求，可画出交通灯点亮规律的状态转换表，如表1所示。根据状态图进行主控制器的设计。（2）译码模块由于系统要进行35s，5s，25s种定时，采用一个置数模块由主控模块输出的信号控制定时时间的选择。定时计数器采用倒序计时的方式，由主控模块输出的信号控制定时的开始，定时时间结束时输出定时时间结束信号到主控模块，通过主控模块控制交通灯的开、闭。译码模块把计数器输出的信号分别进行译码，由数码管显示当前计数值。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jtd is port( clk_in:in std_logic;--1Hz rst:in std_logic;--复位信号 light:out std_logic_vector(5 downto 0);--RYG_main,RYG_gene LED7S0:out STD_LOGIC_VECTOR(6 downto 0); LED7S1:out STD_LOGIC_VECTOR(6 downto 0); LED7S2:out STD_LOGIC_VECTOR(6 downto 0); LED7S3:out STD_LOGIC_VECTOR(6 downto 0) ); end jtd; architecture arc of jtd is type states is(mainroad_green,mainroad_yellow,generoad_green,generoad_yellow); signal state:states:=mainroad_green; signal nextstate:states:=mainroad_green; signal load_data:std_logic; signal data0:std_logic_vector(3 downto 0); signal data1:std_logic_vector(3 downto 0); signal data2:std_logic_vector(3 downto 0); signal data3:std_logic_vector(3 downto 0); signal clock_buffer:std_logic; signal count_time:integer range 0 to 2; signal clk:std_logic; signal sec0:std_logic_vector(3 downto 0); signal sec1:std_logic_vector(3 downto 0); signal sec2:std_logic_vector(3 downto 0); signal sec3:std_logic_vector(3 downto 0); begin frequent:process(clk_in) --分频进程 此进程是把20MHz的晶震分为频率为1Hz begin