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实验八 帧同步信号恢复实验 一、实验目的 1. 掌握巴克码识别原理。 2. 掌握同步保护原理。 3. 掌握假同步、漏同步、捕捉态、维持态概念。 二、实验内容 1. 观察帧同步码无错误时帧同步器的维持态。 2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。 3. 观察同步器的假同步现象和同步保护作用。 三、基本原理 （A）原理说明 一、帧同步码插入方式及码型 1．集中插入（连贯插入） 在一帧开始的n位集中插入n比特帧同步码，PDH中的A律PCM基群、二次群、三次、四次群，μ律PCM二次群、三次群、四次群以及SDH中各个等级的同步传输模块都采用集中插入式。 2．分散插入式（间隔插入式） n比特帧同步码分散地插入到n帧内，每帧插入1比持，μ律PCM基群及△M系统采用分散插入式。 分散插入式无国际标准，集中插入式有国际标准。 帧同步码出现的周期为帧周期的整数信，即在每N帧（N≥1）的相同位置插入帧同步码。 3．帧同步码码型选择原则 （1）假同步概率小 （2）有尖锐的自相关特性，以减小漏同步概率 如A律PCM基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同步码的自相关特性如下图所示 二、帧同步码识别 介绍常用的集中插入帧同步码的识别方法。设帧同码为0011011，当帧同步码全部进入移位寄存器时它的7个输出端全为高电平，相加器3个输出端全为高电平，表示ui=1+2+4=7。门限L由3个输入电平决定，它们的权值分别为1，2，4。 比较器的功能为据此可得以下波形： 三、识别器性能 设误码率为Pe，n帧码位，L=n-m，（即允许帧同步码错m位），求漏识别概率P1和假识别概率P2以及同步识别时间ts。 1．漏识别概率 正确识别概率为，故 ，m=0时 门限L越低，Pe越小，则漏识别概率越小。 2．假识别概率 n位信码产生一个假识别信号的概率为 门限越高，帧码位数越多，则假识别概率越小。 3．同步识别时间ts P1=P2=0时，ts=NTs，N为一个同步帧中码元位数，Ts为码元宽度 一个同步帧中产生一个假识别信号概率为，故当P1≠0、P2≠0时 分散插入帧同步码的同步识别时间为 可见集中插入式同步识别时间远小于分散插入式的同步识别时间。 四、同步保护 无同步保护时，同步系统的漏同步概率PL等于识别器漏识别概率P1，假同步概率Pj等于识别器的假识别概率平P2。由上述分析可见。当信道误码率一定时，增大帧码长度、降低门限可减少漏同步概率，同时使假同步概率也足够低，但帧码太长，将降低有效信息的传输速度，是不允许的。这一矛盾可用同步保护电路解决。 1．后方保护 当帧同步系统处于捕捉态时，连续(个同步帧时间内识别器有输出时，同步系统进入同步状态，输出帧同步信号。 此措施可减小假同步概率。 也可以在采取此措施的同时提高门限电平以进一步减小假同步概率。 2．前方保护 当帧同步系统处于同步态时，连续β个同步帧时间内识别器检测不到帧同步码，则系统回到捕捉态。 此措施可以减小漏同步（假失步）概率。也可以在采取此措施的同时降低限电平，以进一步减小漏同步概率。 3．同步性能 设门限等于帧码码元数n，同步帧长为N比持，同步周期为TF秒，则 同步建立时间 （B）电路原理 在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。 帧同步模块的原理框图及电原理图分别如图8-1、图8-2所示。 本模块有以下测试点及输入输出点： ( NRZ-IN 数字基带信号输入点 ( BS-IN 位同步信号输入点 ( GAL 巴克码识别器输出信号测试点 ( ÷24 24分频器输出信号测试点 ( TH 判决门限电平测试点 ( FS-OUT 帧同步信号输出点/测试点 图8-1中各单元与图8-2中元器件的对应关系如下： ( ÷24分频器 计数器； ( 移位寄存器 四位移位寄存器 ( 相加器 可编程逻辑器件 ( 判决器 可编程逻辑器件 ( 单稳 单稳态触发器 ( 与门1 与门 ( 与门2 与门