使用Virtex-器件实现的DDR2的控制器.PDFVIP

应用指南：Virtex-4 系列 R 使用 Virtex-4 器件实现的 DDR2 的控制器 作者：Lakshmi Gopalakrishnan XAPP702 (v1.6) 2006 年 2 月 22 日 提要 DDR2 SDRAM 器件提供了比 DDR SDRAM 指标所要求的更好的新功能，并允许 DDR2 器件在 400 Mb/s 或更高的数据率下运行。高数据率要求 FPGA 中的控制器和 I/O 具备更高的性能。控 制器的运行须与存储器的操作速度同步，以获得所需带宽。 简介 本应用指南描述了在 Virtex™-4 器件中实现 267-MHz DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。本技术文档简要介绍了 DDR2 SDRAM 器件的功能，详细说明了与高速 DDR2 存储器接口时控制器的运行情况，并描述了此控制器后端用户接口。使用 Verilog 编写的 参考设计可以从 Xilinx 网站下载。 DDR2 SDRAM 概述部分介绍 DDR2 SDRAM 器件所具有的功能，作为下一代 DDR 器件与上一代之间的主要区 器件概述 别。 DDR2 SDRAM 器件采用 SSTL 1.8V I/O 标准，利用 DDR 架构实现高速运行。存储器使用此控制 器提供的差分时钟运行。命令在时钟的每个正边沿寄存。双向数据选通脉冲 (DQS) 与接收端中 的用于采样的数据一起传输。在读时 DQS 由 DDR2 SDRAM 器件传输，而在写时则由控制器传 输。DQS 与用于读的数据边沿对齐，与用于写的数据中心对齐。 对 DDR2 SDRAM 器件的读和写访问为突发式；访问以激活命令寄存开始，然后是读或写命令。 在激活命令下寄存的地址位用于选择要访问的组和行。在读或写命令下寄存的地址位用于为突 发访问选择组和起始列位置。 DDR2 控制器设计包括一个用户后端接口，用于生成写地址、写数据和读地址。这些信息存储 在四个异步的 FIFO 中，以实现后端和控制器模块间的地址和数据同步。根据 FIFO 中数据的可 用性和命令逻辑块发出的命令，控制器会考虑存储器的计时要求，然后向存储器发出正确命令。 © 2004–2006 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and further disclaimers are as listed at /legal.htm. All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice. NOTICE OF DISCLAIMER: Xilinx is providing this design, code