论锁存器与触发器.ppt

应用举例 例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。 电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。 CLR D CP Q CLR D CP Q CLR D CP Q CLR D CP Q 1Q 1D 2Q 2D GND 4Q 4D 3Q 3D 时钟 清零 USC 公用清零 公用时钟 74LS175管脚图 1 2 +5V D1 D2 D3 D4 CLR CP 赛前先清零 0 输出为零 发光管不亮 CP 3 清零 Q1 Q2 Q3 Q4 2 1 D1 D2 D3 D4 CLR CP +5V 1 反相端都为1 1 开启 CP 2 清零 Q1 Q2 Q3 Q4 D1 D2 D3 D4 CLR CP +5V 若有一按钮被按下，比如第一个钮。 =1 =0 0 被封 这时其它按钮被按下也没反应。 0 CP 1 2 2 清零 Q1 Q1 第四章 锁存器与触发器 ○ 逻辑代数的公式和定理 ○ 逻辑函数的表示方法 ○ 逻辑函数的化简方法作业： 2.1.1、2.1.3、 2.1.4：(6)-(10)、 2.2.1、2.2.2、 2.2.3：(1)、(3)、(5)、(7) 2.2.4  第 四 章 结 束 * * * * * * * D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 74HC/HCT373 八D锁存器  4.3.3 典型集成电路锁存器 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 OE LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 锁存和禁止输出 H × × × 高阻 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 4.4 触发器的结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 主锁存器与从锁存器结构相同 1. 电路结构 4.4.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 典型集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 4.4.2 维持阻塞触发器 1. 电路结构与工作原理 C 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 0 1 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q 4 CP = 0 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 4 当CP 由0 跳变为1 0 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G 6 Q Q 1 0 0 D D 在CP脉冲的上升沿，触法器按此前的D信号刷新 4 当CP =1 在