单周期CPU设计探索.docVIP

信息科学与工程学院 报告 名称组成原理与结构 ： CPU逻辑设计 ： 学生姓名： 王侠侠李怀民 学号： XXXXXXXXXXXXXXXXXXX 指导老师 XXXX 开始时间： 结束时间：11月15日 目 录 摘 要 设计目的与目标 器材 .1 硬件平台 平台、 3.1 指令模块 模块、 4.1 指令设计模块 设计模块、 5.1 初始数据 数据、结论、 摘 要 本CPU设计实验以Quartus II 9.0为软件平台，采型号EP3C16F484C6FPGA实板用设计，指令格式模块，模块决定CPU各个部件数据容量数量，再对CPU各个部件独立设计，的部件有：寄存器组、控制器、存储器、PC计数器、ALU单元扩展部件的设计平台模拟仿真部件的功能，在确保各部件功能正确的情况下，所有部件模块整合在一起的CPU按照指令格式的要求，设计出一套能完整运行的指令，到指令存储器中，最终在FPGA实板上实现了加循环运算效果，若要实现其他效果，可更改存储器或数据存储器的数据不需要对内部部件进行更改。 关键词：格式设计、、部件 设计目的与目标 目的 Quartus II软件的，学习环境下设计CPU基本 在Quartus II平台上各个单元设计，对每个（、寄存器、器等）原理的理解 对各个单元组合而成的CPU进行指令测试使用模拟仿真指令数据在各个单元中的传输过程方向。目标一个单周期CPU，能实现的指令功能，如ADDSUB指令对操作数加减功能，，SW指令实现从存储器数和数，J指令实现间的跳转。 采用模块化设计，模拟仿真保证各模块的，以保证最终CPU功能的正确能正确地在FPGA上完成指令设计的效果。 设计合理的指令，实现存储器取初始数存数，初始数进行加减，通过修改数据，GA上LED加n减m的效果。 课程设计器材 2.1 本实验所需的硬件主：PC计算机FPGA板--Cyclone III系列，型号EP3C16U484C6USB连接线。平台： 7； 开发平台：Quartus II 9.0 编程语言：VerilogHDL硬件描述语言 CPU逻辑设计总体方案 单周期CPU设计方案从宏观上把握主要分为器件和指令两大是指令模块的载体，指令数据在上流动指令数据的格式是器件模块的主宰所以设计CPU时，我们采用模块化设计，对着两进行设计，考虑到模块格式指令接口的数据容量大小，应先完成模块的设计。 图1 CPU宏观设计方案 模块 .1.1指令格式简要设计 CPU实验针对指令数据的，所以应当合理划分指令数据区间段指相应的功能下图可以看出，数据划分为区间段，指令的[15-12]作为控制传入控制器产生控制信号，指令作为地址从寄存器取数到输出口，指令地址寄存器取数输出数据寄存器输出口，指令与指令[8-6]选择器地址输入写地址口，作为扩展单元输入扩展数据成指令作为扩展输入，扩展成数据作为PC计数器的选择器一。 图2 指令格式设计图单元模块 模块的设计CPU设计的部分，主要涉及到CPU中多个器件的设计我们采用模块设计方案，把总体设计拆分成多个独立的器件再对每部分器件单独设计。在模块中包括：寄存器组、控制器、存储器、PC计数器、数据选择器、ALU单元六大单元如下图，出六大单元的设计方案六大单元的。 图3 器件模块设计方案图 上图我们可以看出单元之间的数据从存储器RAM中取出，通过两种传入方式一种是不经过数据选择器，另一种是经过数据选择器传入到寄存器中寄存器而后当传入的是地址时，就从寄存器取出，ALU运算单元，将数据传入寄存器组中保存传入数据存储器中保存。整个过程中PC计数器自动加去中取指令此轮执行的指令数据，而控制器在整个过程中依据指令数据的指令码产生相应的控制信号器件的运作从而完成整个CPU的功能。我们将对的单元进行概述 寄存器组作为保存数据的，故应使用时钟的D（）等待一个时钟到来将数据传出去。实验CPU，故寄存器为每个寄存器是由D触发器扩展而成。考虑到从寄存器取数为，设置寄存器用于保存数据，是写地址指令通过-8译码器）译码作为寄存器的使能端数据；如果是读地址的指令数据通过数据选择器（LPM-MUX）数据输出 控制器是作为CPU信号产生的器件通过产生控制信号，使其他器件或无效因此控制器的设计显得尤为重要的设计主要如下先必须自己设计好功能的（的）然后针对某个，找出为功能指令，对每个功能指令上取非然后相与将为功能指令相或，作为此控制信号控制信号执行操作，也就是这些信号的。 存储器分为两种：一种是存储器RAM，另一种是地址存储器ROM考虑到设计的方便，否则使用寄存器存储器也是可行的数据储存器 存储器为RAM型，表示可读可写数据储存器有端口，当写信号效时，应给出写的地址及数据，再加上时钟信号这里的存储器采用软件封装的-1-PORT